一种快速锁定双环路CPPLL的设计

在FPGA芯片的发展中,为实现FPGA强大的功能和性能,在FPGA芯片上内置灵活、性能良好的锁相环来进行时钟管理。基于上述需求设计了一款应用于FPGA中的锁相环电路,该电路主体结构采用的是数模混合的三阶电荷泵锁相环电路,通过采用双环路和动态调节CP输出电流的电路结构扩大了输出时钟的频率输出范围、降低相位噪声、缩短PLL锁定时间,设计出的芯片功能和性能有了明显提高。

提高串联型逆变器频率跟踪速度的研究

分析了串联型逆变器频率跟踪电路的电路参数对逆变器运行的稳定性和动态性能的影响,提出了一种简单实用的变带宽电荷泵锁相环逆变控制方法,对其稳定性和动态响应能力进行了理论分析和仿真验证。仿真结果显示,该方法可以大大提高逆变器频率跟踪速度,并且不会影响环路正常工作时的稳态误差和噪声抑制性能。

电荷泵锁相环中相位噪声的抑制和讨论

旨在介绍一种抑制电荷泵锁相环 ( CPPL L)中相位噪声 ( Jitter)的电路结构。文章在分析 CPPL L 对 Jitter抑制原理的基础上 ,指出 Jitter虽然无法被环路自身的跟踪作用根除 ,但却可以通过对鉴频鉴相器 ( PF D)的改进而得到较好地抑制。为了验证改进电路的效果 ,文中给出了实验数据 ,实验结果证明新的电路结构可以较好地抑制 Jitter。

10Gb/sCMOS时钟和数据恢复电路的设计

介绍了利用0.18μmCMOS工艺实现了应用于光纤传输系统SDHSTM-64级别的时钟和数据恢复电路。采用了电荷泵锁相环(CPPLL)结构,CPPLL中的鉴相器能够鉴测相位产生超前滞后逻辑,采样数据具有1∶2分接的功能。振荡器采用全集成LC压控振荡器,鉴相器采用半速率的结构。对应于10Gb/s的PRBS数据(231-1),恢复出的5GHz时钟的相位噪声为-112dBc/Hz@1MHz,同时10Gb/s的PRBS数据分接出两路5Gb/s数据。芯片面积仅为1.00mm×0.8mm,电源电压1.8V时功耗为158mW。

基于ADS的三阶电荷泵锁相环的研究及仿真

在锁相环的设计过程中,环路带宽的选择是整个设计成功与否的重要一环。为了选取合适的环路带宽,本文以三阶电荷泵锁相环为例,采用ADS软件搭建电路模型进行仿真分析。首先从理论上分析了环路带宽和环路捕获性能、环路输出总相位噪声之间的关系,接着借助ADS软件分别从时域和频域进行仿真,与理论分析结果加以对比,验证了理论分析的正确性,并提出了一种借助仿真结果较为直观的检验环路带宽合理性的方法,本方法对于工程实践具有一定的指导意义。