LDPC码基于双修正因子的剩余度置信传播译码算法

通过对LDPC码的RBP和NWRBP译码算法进行研究,针对算法在译码过程中运算量过大,不利于在硬件上实现的问题,提出一种改进型的RBP和NWRBP译码算法。该算法在更新从检验节点到变量节点的信息时,采用最小和算法得出近似值,以此降低译码复杂度。同时,为了弥补近似值所带来的译码性能损失,引入乘性修正因子和加性修正因子来提高译码性能。

一类低密度奇偶校验码的设计

低密度奇偶校验码(LDPC)是哥拉格于1962年提出的一种性能非常接近香农限的好码,并被MacKay和Neal两度重新发现,且证明了它在与基于BP(Belief Propagation)的迭代译码算法相结合的条件下具有逼近Shannon限的性能。LDPC码的优异的性能及其在信息可靠传输中的良好应用前景,成为当今信道编码领域最瞩目的研究热点。笔者选用国际电信联盟推出的一种方案,设计了一类低密度奇偶校验LDPC(LowDensityParityCheck)码。设计是针对分组块长为276比特,码率为0.7572,采用了6位量化方案。根据可编程逻辑器件(CPLD)的结构特点,提出了LDPC码的译码器结构和相应的编码器结构及其具体实现方案,并对编码方案进行了严密推导。该LDPC码适合用于ADSL传输。

基于FPGA的一类低密度奇偶校验码的实现

本设计用可编程逻辑器件(FPGA)实现了一种低密度奇偶校验 LDPC(Low Density Parity Check)码。本文所提到的 LDPC 码是采用并行编码和部分并行译码结构。同时本文采用的是一种系统码结构,这种码的最主要的优点就是它的生成矩阵能够很容易地从奇偶校验矩阵的一定变换而得到,这样,应用 FPGA 实现译码器的同时,能够简单有效地实现对应的编码器。该设计是针对分组块长为345比特,码率为4/5,采用了6位量化方案。本文用现场可编程门降列(FPGA)实现了 LDPC 码的编码,译码电路,并且通过 QUARTUS 仿真测试以及下载到实验板 ATERA 芯片的调试,表现出好的纠错性能。

高吞吐量QC-LDPC码分层译码设计

针对低密度奇偶校验译码器吞吐量较低、存储资源消耗较多的问题,提出一种QC-LDPC码分层译码算法。利用接收信道模块初始化似然比信息,并结合存储校验信息和后验信息给出基于分层最小和的节点自更新译码算法,根据后验信息符号位对译码器进行判决。仿真结果表明,改进译码器资源消耗相对于传统译码器减少20 %,当迭代次数为10时,吞吐量可达516.8 Mb/s。

一种新的WIMAX标准LDPC码的软判决译码算法

WIMAX标准下的LDPC码采用准循环编码方式,其译码多为和积(SP)译码算法。为了进一步降低译码复杂度,通过大量仿真分析获得最优乘性因子的值,并推导出近似线性公式,提出了一种改进型的归一化最小和(MNMS)算法。在此基础上,与校验节点匹配(CNM)算法相结合,进一步提高译码性能。仿真结果表明,这种新算法相比归一化最小和(NMS)算法、抵消最小和(OMS)算法、校验节点匹配(CNM)算法,其译码性能有明显改善,性能几乎接近和积(SP)译码算法。