一种用于砷化镓晶圆级堆叠的工艺技术

随着电子系统对多功能、小型化要求的不断提高,将数字控制电路、移相器、低噪声放大器等砷化镓微波集成电路(MMICs)进行3D集成是解决问题的方向。为此,设计具有数百个互连点的孔链测试结构模拟上下两层电路互连,采用砷化镓穿孔技术将正面互连压点转移到背面,研究适用砷化镓薄片的晶圆级键合技术,开发出两片式砷化镓面对背的晶圆级堆叠工艺技术,堆叠成品率达到90%以上。利用这项工艺,将砷化镓数字电路堆叠到低噪声放大器芯片上,形成了Ka波段幅相多功能电路,测试在32~38 GHz频段内,接收端增益大于21.5 dB,噪声小于4 dB,移相精度小于4°;发射端增益大于23 dB,输出功率大于25 dBm(输入功率10 dBm),移相精度小于4°。

毫米波功率合成技术及三维堆叠封装

为了在毫米波段内实现更大的功率输出,提出了一种毫米波功率合成技术及三维堆叠封装。基于MEMS工艺平台,设计了硅基基片集成波导功分器,在33~37 GHz实现了20 W的功率合成;利用晶圆级键合技术,将功分器和功率放大器进行三维堆叠封装,实现小型化和高密度集成,并通过实验验证了毫米波大功率合成以及三维堆叠封装的可行性。

MEMS封装技术

介绍了微机电(MEMS)封装技术,包括晶片级封装、单芯片封装和多芯片封装、模块式封装与倒装焊3种很有前景的封装技术。指出了MEMS封装的几个可靠性问题,最后,对MEMS封装的发展趋势作了分析。

三维集成技术的现状和发展趋势

给出了三维技术的定义,并给众多的三维技术一个明确的分类,包括三维封装(3D-P)、三维晶圆级封装(3DWLP)、三维片上系统(3D-SoC)、三维堆叠芯片(3D-SIC)、三维芯片(3D-IC)。分析了比较有应用前景的两种技术,即三维片上系统和三维堆叠芯片和它们的TSV技术蓝图。给出了三维集成电路存在的一些问题,包括技术问题、测试问题、散热问题、互连线问题和CAD工具问题,并指出了未来的研究方向。

3D-TSV封装技术

3D-TSV封装技术是实现多功能、高性能、高可靠且更轻、更薄、更小的系统级封装最有效的技术途径之一。3D-TSV封装关键技术包括:通孔制作、通孔薄膜淀积、磁控溅射、通孔填充、铜化学机械研磨、超薄晶圆减薄、芯片/晶圆叠层键合等。阐述了每种关键技术的工艺原理、技术特点、应用范围及发展前景,关键设备、关键材料以及TSV在三维封装技术中的应用。

MEMS封装技术及设备

概述了进入后摩尔时代的MEMS技术,通过TSV技术整合MEMS与CMOS制程,使得半导体与MEMS产业的发展由于技术的整合而出现新的商机。主要介绍了MEMS器件封装所面临的挑战及相应的封装设备。

多个叠层芯片封装技术

叠层芯片封装在与单芯片具有的相同的轨迹范围之内,有效地增大了电子器件的功能性, 提高了电子器件的性能。这一技术已成为很多半导体公司所采用的最流行的封装技术。文章简要叙述了叠层芯片封装技术的趋势、圆片减薄技术、丝焊技术及模塑技术。

焊料凸点式倒装片与引线键合成本比较分析

文章讨论了引线键合芯片与板上或有机基板上焊料凸点式倒装片的成本比较问题。核查了IC芯片效率、金丝与焊接材料及这些技术使用的主要设备对成本的影响。采用有用的公式和图表,确定成本,并比较了采用这些技术的成本状况。

晶圆级多层堆叠技术

随着5G和人工智能等新型基础设施建设的不断推进,单纯通过缩小工艺尺寸、增加单芯片面积等方式带来的系统功能和性能提升已难以适应未来发展的需求。晶圆级多层堆叠技术作为能够突破单层芯片限制的先进集成技术成为实现系统性能、带宽和功耗等方面指标提升的重要备选方案之一。对目前已有的晶圆级多层堆叠技术及其封装过程进行了详细介绍;并对封装过程中的两项关键工艺,硅通孔工艺和晶圆键合与解键合工艺进行了分析;结合实际封装工艺对晶圆级多层堆叠过程中的可靠性管理进行了论述。在集成电路由二维展开至三维的发展过程中,晶圆级多层堆叠技术将起到至关重要的作用。

SiP系统级封装设计仿真技术

SiP(System in Package)系统级封装技术正成为当前电子技术发展的热点,国际国内许多研究院所和公司已经将SiP技术作为最新的重要发展方向。首先阐述了SiP系统级封装的设计仿真技术及应用,然后结合实际工程项目,详细介绍了SiP最新的设计和仿真方法,并提出SiP设计仿真中应注意的问题。

MEMS器件封装技术

综述了微电子机械系统(MEMS)封装主流技术,包括芯片级封装、器件级封装和系统及封装技术进行了。重点介绍了圆片级键合、倒装焊等封装技术。并对MEMS封装的技术瓶颈进行了分析。

背面减薄工艺对InP芯片成品率的影响

半导体晶圆背面减薄工艺包含临时键合、研磨、解键合、薄片清洗4个步骤。工艺应力损伤使芯片性能劣化甚至失效,成为大光敏区型InP基探测器芯片的工艺瓶颈,须加以解决。将4个主要步骤分别优化,通过降低键合压力、减少研磨损伤层、保护胶隔绝污染、剥离保护胶摈弃刷洗,使芯片成品率从30%提高到95%以上(芯片尺寸?准1000μm)。经过多批次流片验证了此方法的正确性和稳定性,对阵列型芯片研制的成品率意义重大,对企业节省生产成本有积极影响。

叠层芯片封装技术与工艺探讨

论述了在叠层芯片封装的市场需求和挑战。首先采用在LQFP一个标准封装尺寸内,贴装2个或更多的芯片,这就要求封装体内每一个部分的尺寸都需要减小,例如芯片厚度、银胶厚度,金丝弧度,塑封体厚度等,要求在叠层封装过程中开发相应的技术来解决上述问题。重点就芯片减薄,银胶控制,无损化装片,立体键合,可靠性等进行了详细的介绍。

影响晶圆凸起网板印刷效果的基本设计事项

业界现有数种技术可用于在晶圆的焊垫上涂敷焊料混合物,这种工艺称之为晶圆凸起。大多数此类技术需要昂贵的专门设备,不过,采用网板印刷进行晶圆凸起加工正逐渐成为一种可节省成本的大批量生产替代方案,而且广受欢迎。但随着I?O数目增加和间距不断缩小,这种使用网板在焊点上印刷焊膏的方法变得更有挑战性,而且,对于与之匹配的材料(如焊膏、网板等)和工艺设计水准的要求也大大提高。因此,研发人员继续进行研究,以便更好地了解这些细节,从而达到进一步改进网板印刷晶圆凸起工艺之目的。