Chiplet晶圆混合键合技术研究现状与发展趋势

半导体产业对国防安全和国民经济发展意义重大,高端半导体装备也是国外对华技术封锁的重点领域。混合键合技术作为微电子封装和先进制造领域的一种新型连接技术,已经成为实现芯片堆叠、未来3D封装的一项关键技术,是实现高性能、高密度和低功耗芯片设计的关键技术之一。分析了Chiplet晶圆混合键合技术应用背景,梳理了典型工艺及设备研究的现状,并展望了晶圆混合键合技术发展趋势。

高算力Chiplet的热管理技术研究进展

随着集成电路尺寸微缩逼近物理极限以及受限于光罩面积,芯粒(Chiplet)技术将成为集成电路发展的关键路径之一,支撑人工智能和高性能计算不断发展。大尺寸、高算力Chiplet面临着热功耗高、热分布不均、热输运困难等挑战,Chiplet热管理已成为后摩尔时代集成电路发展的重大挑战之一。综述了可用于Chiplet热管理的关键技术发展趋势和现状,包含微通道冷却、相变冷却、射流冷却、浸没式冷却、热界面材料(TIM)、热分布不均的解决办法、多物理场耦合的研究等,为推进大尺寸、高算力Chiplet热管理的实际应用提供参考。

面向Chiplet集成的三维互连硅桥技术

摩尔定律的发展速度放缓和集成电路产品应用的多元化趋势,共同推动了先进封装技术的快速发展。先进互连技术是先进封装的核心,在高速、高频传输、功耗、超细节距互连以及系统集成能力等方面均展现出显著优势。硅桥技术作为Chiplet以及异构集成封装的重要解决方案,可以以较低的成本实现多芯片间的局部高密度互连,在处理器、存储器、射频器件中被广泛应用。介绍了业界主流的硅桥技术,并对硅桥技术的结构特点和关键技术进行了分析和总结。深入讨论了硅桥技术的发展趋势及挑战,为相关领域的进一步发展提供参考。

先进封装Chiplet技术

随着先进制程技术迭代到5nm、3nm,摩尔定律的效应逐渐趋缓,制程开发成本和复杂度也在不断攀升。在芯片散热、传输带宽、制造良率等面临挑战的背景下,单颗芯片的性能提升遇到了“功耗墙、存储墙、面积墙”等瓶颈。而Chiplet技术的出现,为这一问题提供了新的解决思路。本文概述Chiplet芯片的底层封装技术,阐述我国先进封装领域发展的现状,对我国先进封装发展提出建议。

基于Chiplet的三维集成计算与存储架构

5G通信、人工智能、物联网技术的蓬勃发展对计算与存储系统架构提出了更高需求。传统二维计算与存储架构无法满足当下计算密集型应用对延时、带宽和能效的需求。基于Chiplet的三维集成架构可以有效解决传统二维计算与存储系统性能优化面临的诸多瓶颈。回顾了基于Chiplet的计算与存储架构,介绍了单片多核、异构多核及基于Chiplet的三维集成架构,概述了基于Chiplet的主流存储架构与新兴的存算一体架构,并对计算架构与存储架构分别进行了比较与讨论。给出了基于Chiplet的三维集成计算与存储架构设计面临的挑战和未来发展方向。

基于Chiplet技术的高效协议数据传输方法

数据传输任务具有多样性和复杂性,导致传输效率无法得到保障,为保障传输效率,文章提出基于Chiplet技术的高效协议数据传输方法研究。在数据传输协议层设计阶段,采用优化后的高速串行计算机扩展总线标准(Peripheral Component Interconnect Express,PCIe)数据包格式,并采用滑动窗口协议控制流量,具体发送窗口和接收窗口的大小根据实际需求调整设置;在数据传输适配层设计阶段,在每个Chiplet中嵌入唯一的身份标识号码(Identity Document,ID),通过建立统一的接口映射表,构建发送端和接收端之间的匹配关系。测试结果表明,采用该传输方法不仅总传输带宽未受到传输环境配置的影响,而且传输效率较高。

Chiplet技术推动半导体产业可持续发展的研究

随着半导体产业面临莫尔定律的瓶颈,寻找新的技术推动力变得至关重要。文章将焦点放在Chiplet技术,这是一种可突破物理和经济限制、进一步提升性能的新兴技术。Chiplet技术利用模组化策略,不仅能提供更高的效能,且符合可持续发展的要求。文章深入探讨了Chiplet技术如何在莫尔定律遇到挑战的情况下推动半导体产业的可持续发展,并期望提供新的思维和发展方向。

Chiplet与通用芯粒互联标准调研及测评难点分析

芯粒(Chiplet)是延续摩尔定律最有前景的技术途径之一,其涉及到多种异构小芯片的集成与封装,制定行业规范和标准并研究测评技术是其发展的必要条件。从产业发展、技术演进等方面出发,通过调研Chiplet和通用芯粒互联标准1.0版本(UCIe 1.0)的发展现状和主要内容,分析Chiplet及UCIe标准的技术特点和优势,从可测试性、封装复杂性和信息安全等几个方面讨论了UCIe框架下的Chiplet可靠性测试的关键问题和难点。研究结果可对UCIe标准的进一步推广应用提供参考,同时为其测评技术的发展奠定基础。

Chiplet技术:拓展芯片设计的新边界

芯粒(Chiplet)是一种将多个小型芯片集成为一个完整的系统芯片的技术,旨在实现芯片的重用、异构集成、性能提升和成本降低等目标。该技术的发展重点主要包括异构集成、新型互连和新型封装。其中,接口互连是Chiplet技术的关键。接口互连包括物理层接口和数据传输协议,接口和协议的设计需要考虑工艺技术、封装技术、功耗限制和上层应用程序的要求等,串行互连和并行互连是芯片到芯片实体层接口的两种选择。此外,对于不同的传播介质,应运而生出一些新型的互连技术,如光互连和无线互连,它们可以提供更高的带宽、更低的功耗和更灵活的互连拓扑。未来,Chiplet技术有望为电子领域带来重大的突破和发展,促使更加高效、灵活和富有创新性的芯片设计和制造。

Chiplet技术发展与挑战

随着半导体工艺尺寸逐渐逼近物理极限,芯片的功耗、性能和面积随工艺制程进步而带来的提升越来越小,半导体技术进入“后摩尔时代”。为进一步满足机器学习与人工智能等信息通信行业快速发展带来的高带宽通信需求,基于先进的互连和封装技术的Chiplet技术步入了我们的视野。Chiplet技术将原来的复杂多功能SoC芯片拆成多个小面积、低成本、不同工艺节点的小芯片,再进行重新组装,因其良率高、成本低、集成度高、性能强大、灵活性好、上市时间快等优点受到学术界和产业界的高度关注。本文对Chiplet的技术特征、优势、发展历史以及具体应用进行了梳理和阐述,同时详细介绍了Chiplet的关键核心技术尤其是Chiplet D2D互连技术,最后叙述了Chiplet现存的技术问题与挑战,并给出了未来发展建议。

一种适用于Chiplet测试的通用测试访问端口控制器电路设计

在后摩尔时代里,Chiplet是当前最火热的异构芯片集成技术,具有复杂的多芯粒堆叠结构等特点。为了解决Chiplet在不同堆叠结构中的芯粒绑定后测试问题,基于IEEE 1838标准协议,该文提出一种适用于Chiplet测试的通用测试访问端口控制器(UTAPC)电路。该电路在传统测试访问端口(TAP)控制器的基础上设计了Chiplet专用有限状态机(CDFSM),增加了Chiplet测试路径配置寄存器和Chiplet测试接口电路。在CDFSM产生的配置寄存器控制信号作用下,通过Chiplet测试路径配置寄存器输出的配置信号来控制Chiplet测试接口电路以设置Chiplet的有效测试路径,实现跨层访问芯粒。仿真结果表明,所提UTAPC电路适用于任意堆叠结构的Chiplet的可测试性设计,可以有效地选择芯粒的测试,还节省了测试端口和测试时间资源并提升了测试效率。

Chiplet封装用有机基板的信号完整性设计

芯粒(Chiplet)技术带来了芯片规模、性能和成本的平衡,受到了业界和用户的高度关注。针对不同的Chiplet封装方案,对先进/标准封装方案中电气互连的参数与性能进行比较并解读。基于国内的有机基板工艺,从设计和仿真角度对Chiplet标准封装方案进行技术可行性研究。在合理的端接配置下,信号通道的性能可以达到UCIe的设计要求。结果表明,有机基板的低损耗、灵活布线等特性在一定程度上弥补了硅基板在互连密度和能效方面的短板。该研究为Chiplet通用协议的国产应用转化以及Chiplet封装设计提供了参考。

Chiplet基三维集成技术与集成微系统的新进展

集成电路在后摩尔时代的发展呈现出多模式创新的特点。综述了后摩尔时代中一大创新发展热点,即chiplet基3D集成技术与集成微系统的最新进展。综述并分析了当今chiplet基3D集成技术的关键技术的发展现状与趋势,包含3D集成技术、chiplet之间的宽带互连、布局布线与时钟同步、热管理、计算机辅助设计(CAD)等方面的创新。并展现了基于这些关键技术的突破,集成微系统的新进展,包含高性能计算多核处理器、神经网络计算处理器、神经网络加速器、射频微系统和光电微系统的创新。集成微系统已进入智能微系统新发展阶段。

Chiplet基三维集成技术与集成微系统的新进展(续)

集成电路在后摩尔时代的发展呈现出多模式创新的特点。综述了后摩尔时代中一大创新发展热点,即chiplet基3D集成技术与集成微系统的最新进展。综述并分析了当今chiplet基3D集成技术的关键技术的发展现状与趋势,包含3D集成技术、chiplet之间的宽带互连、布局布线与时钟同步、热管理、计算机辅助设计(CAD)等方面的创新。并展现了基于这些关键技术的突破,集成微系统的新进展,包含高性能计算多核处理器、神经网络计算处理器、神经网络加速器、射频微系统和光电微系统的创新。集成微系统已进入智能微系统新发展阶段。

2.5D Chiplet封装结构的热应力研究

开展了一种2.5D Chiplet封装结构的热应力研究,形成了一套适用于先进封装的设计理论方法,从而显著提升Chiplet封装性能和降低成本。根据实际生产要求,选择芯片表面应力、底部填充胶应力和封装翘曲三个关键封装性能作为优化目标。首先建立了Chiplet封装模型,采用COMSOL进行有限元仿真,揭示了底部填充胶材料选型、两芯片间底部填充胶高度、塑封料和芯片高度三个参数对上述封装性能的影响规律。然后通过正交试验设计方法获得仿真数据,并基于极差分析法处理相关数据,分析各参数影响因素对优化目标的影响程度,进而获得2.5D Chiplet封装结构的最优参数。最后将优化后Chiplet封装模型通过仿真进行验证,结果表明该封装结构中芯片表面平均应力减小为93%,底部填充胶峰值应力减小为86%,和封装翘曲减低为96%,从而验证了设计的有效性。

面向CMOS图像传感器芯片的3D芯粒(Chiplet)非接触互联技术

在后摩尔时代,3D芯粒(Chiplet)通常利用硅通孔(TSV)进行异构集成,其复杂的工艺流程会提高芯片制造的难度和成本。针对背照式(BSI)CMOS图像传感器(CIS)的倒置封装结构,该文提出了一种低成本、低工艺复杂度的3D Chiplet非接触互联技术,利用电感耦合构建了数据源、载波源和接收机3层分布式收发机结构。基于华润上华(CSMC)0.25μm CMOS工艺和东部高科(DB HiTek)0.11μm CIS工艺,通过仿真和流片测试验证了所提出的互联技术的有效性。测试结果表明,该3D Chiplet非接触互联链路采用20 GHz载波频率,收发机通信距离为5~20μm,在数据速率达到200 Mbit/s时,误码率小于10^(-8),接收端功耗为1.09 mW,能效为5.45 pJ/bit。

Chiplet异构集成微系统的EDA工具发展综述

Chiplet(芯粒)异构集成微系统是后摩尔时代背景下一项具有重要意义的技术趋势.随着芯粒技术的不断发展,芯粒数量越来越多,三维立体化的集成度越来越高,芯粒方案的面积也越来越大.而目前Chiplets设计流程中各环节的电子设计自动化(EDA)工具发挥的支撑作用还比较有限.通过剖析现有Chiplets设计流程在系统规划、单芯片设计、基板设计、微系统集成分析和验证等环节存在的缺陷和不足,以及国产EDA技术在interposer工艺设计套件(PDK)开发、芯粒设计布局规划、高效自动布线、多芯片集成分析和物理验证等板块的应用现状,指出了当前Chiplet设计面临着物理验证不规范、布线效率低下和缺乏涵盖多物理场耦合的集成分析等痛点.面对3DIC未来发展对EDA工具提出的更多挑战,提出了市场上迫切需要的芯片-封装协同设计解决方案.

先进封装Chiplet技术与AI芯片发展

AI芯片是被专门设计用于加速人工智能计算任务的集成电路。在过去几十年里,AI芯片经历了持续的演进和突破,促进着人工智能领域的发展。文章探讨了AI芯片的发展史、主流技术和应用场景,以及面临的挑战和问题。进而提出采用Chiplet技术,将不同的功能模块独立集成为独立的Chiplet,并融合在一个AI芯片上,从而实现更高的计算能力。该设计不仅允许独立开发和升级各个模块,还可在封装过程中将它们巧妙组合起来,使得AI芯片能够随着人工智能技术的不断优化而持续发展。

基于国产处理器的Chiplet原型系统设计与验证

阐述国产处理器的Chiplet原型系统验证板的整体设计、硬件设计,包括高速接口设计、低速接口设计、电源设计、时钟设计、互连接口设计,系统软件设计。经验证该原型系统可满足基于PCIe2.0协议下的传输速率,实现高性能、高可靠性的异构通信。

一种面向Chiplet互连的高效传输协议设计与实现

高效、高带宽、高可靠性的传输协议对于Chiplet异构集成技术有着至关重要的作用。为此,提出了一种面向Chiplet互连的并行传输接口协议。采用新型分层架构提升协议的灵活性和可兼容性;通过基于多路选择链的冗余通道技术提高对物理链路故障的容错性,并在硬件上实现循环冗余校验,从而提升协议的传输可靠性。为了验证提出的传输协议,在2块VC709 FPGA上实现了协议传输通路。实验结果表明,与PCIe相比,所提协议具有带宽高、接口面积小、可靠性高的优势。