通用FPGA实验系统的设计与应用

阐述了一种FPGA实验系统的设计思想并较为详细地介绍了PCI接口的开发。实验系统以FPGA为核心,可通过PCI、USB、串行以及网络接口和计算机交换数据。可作为逻辑分析仪、密码协处理器使用,也可用于信息安全、IC设计、嵌入式操作系统等有关的研究、开发和实验。

密码协处理器指令级并行编译研究

立足于处理器体系结构的研究,结合可重构设计技术以确保密码处理的灵活性是密码协处理器研究的重要方法,其中如何提升密码协处理器的性能是至关重要的问题。基于VLIW体系结构以及可重构设计技术,设计专用指令密码协处理器。编译器作为密码协处理器的重要组成部分,重点研究了密码协处理器指令级并行编译技术,通过提高指令级并行度来提升密码协处理器的性能。

可重构密码协处理器的组成与结构

文章提出了一些关于可重构密码协处理器的组成与结构的设计思想和方法。可重构密码协处理器组成与结构是指可重构密码协处理器的组成模块及其相互之间的连接网络。可重构密码协处理器组成与结构的设计直接影响到可重构密码协处理器的性能,因此是可重构密码协处理器设计中的一个关键问题。

基于WDDL和行波流水技术的抗功耗攻击高性能分组密码协处理器设计与实现

该文结合WDDL逻辑和行波流水技术,给出了分组密码协处理器的设计方法和设计流程.该设计流程实现简单,最大限度地利用了现有的成熟EDA工具.这种协处理器不仅能有效抗功耗攻击,而且具有运算性能高和功耗低的优势.文中以DES算法为例,给出了基于WDDL和行波流水技术的协处理器.实验结果表明,文中给出的分组密码协处理器设计方法以一定的芯片面积为代价获得了抗功耗攻击的能力,具有高运算性能和低功耗的优势.

一种高性能低功耗的密码SoC平台

针对密码片上系统(SoC)平台适用性不高的问题,设计实现一种高性能低功耗的密码SoC平台。集成自主设计的密码协处理器单元,支持多种密码算法,设计自适应门控单元,实时调整时钟状态,提供多种高低速通信接口,以完成对外数据交换。实验结果表明,该平台能完成多种密码操作,具有较低的功耗和较高的数据吞吐率。

一款基于APA300的创新型FPGA实验板

基于Actel公司Flash型FPGA芯片APA300设计并实现一款创新型FPGA实验板。该实验板包括2片互通的APA300、丰富的外围设备和常用外部设备端口,还提供与外部电路连接的扩展接口,能够开展多种创新性实验,并可作为科学预研的平台。在详细介绍了实验板各部分的实现原理和电路连接图后,给出了实验板的两个典型创新性实验示例:协处理器密码机和MP3播放器。

众核构造高性能密码算法协处理器

通过分析Feistel结构和SP网络结构的分组密码算法的特点与实现结构,说明了分组算法适合可重构实现的机理,提出了以众核方式构造高性能密码算法协处理器的架构思想,在适当降低单核处理性能的情况下,因为能最大化利用芯片的电路容量,实践证明这种架构相比起单核、多核架构重构方式实现分组算法具有较为明显的整体性能优势,最后,也指出了众核带来的编程复杂、资源分配困难等问题和众核架构的核数与整体性能的压线性关系等注意事项。