用于3D-IC芯片间时钟同步电路的改进型SAR的设计

针对三维集成电路芯片间时钟同步电路的要求,设计一种用于全数字延时锁定环的改进型逐次逼近寄存器,以消除由于硅通孔延时波动引起的时钟偏差.采用TSMC 65 nm CMOS工艺标准单元实现改进型逐次逼近寄存器控制器,仿真结果表明其在250 MHz^2 GHz的频率范围内能有效地消除硅通孔延时波动引起的时钟偏差.

IC测试系统精密定时器的新结构

讨论了一种适合于 VL SI的精密定时子系统的新结构 .该结构将定时计数器分为高速和低速两部分 ,低速部分采用存储器代替分散的寄存器 ,既有利于集成 ,又降低了系统的成本 .同时 。

非接触IC卡时间控制阀设计

为满足可持续发展战略的要求,如何提高我国能源管理水平和管理效率已成为当前科技工作者一个重要的研究课题。在分析我国各行业能源管理实际情况的基础上,基于非接触IC卡技术,设计了一种能够按照未来时刻对介质流量进行控制的阀门控制装置。介绍了时间控制阀的流量控制方式,详细阐述了IC卡读写电路、实时时钟电路及电机驱动电路的工作模式和实现方法,给出了时间控制阀软件工作流程。从试验结果来看,该控制装置在一定程度能够满足一般工农业用户的需求,具有一定的实用性和推广价值。

用集成传感器和IC卡制作的温度记录器

介绍用集成传感器和IC卡制作温度记录器的方法。该记录器在显示当前温度的同时 ,可将温度记录在非易失性存储器中 。

一种高效的混合Test-Per-Clock测试方法

该文提出了一种基于内建自测试(BIST)的Test-Per-Clock混合模式向量产生方法。测试由两个部分组成:自由线性反馈移位寄存器(LFSR)伪随机测试模式和受控LFSR确定型测试模式。伪随机测试模式用于快速地检测伪随机易测故障,减少确定型数据存储。受控LFSR测试模式采用直接存储在ROM中的控制位流对剩余故障产生确定型测试。通过对提出的BIST混合模式测试结构理论分析,提出了伪随机向量的选取方法以及基于受控线性移位确定型测试生成方法。基准电路的仿真结果表明,该方法可以获得完全单固定型故障覆盖率,其测试产生器设计简单且具有良好的稳定性,与其他方法相比,具有较低的测试开销和较短的测试应用时间。

基于IC卡控制的有线电视收费系统设计

针对有线电视信号使用过程中存在用户欠缴、迟缴和漏缴费等问题,提出了基于IC卡控制的有线电视收费控制系统的设计方案.系统以单片机 STC89C52为控制核心,采用接触式 IC 卡 SLE4442存储用户的缴费信息,利用实时时钟芯片 DS1302产生时间基准信号。采用模拟数字电子技术对传输的电视信号进行加密和解密处理.用户控制系统通过比较电视信号使用权限信息和实时时间信息来确定是否对视频电视信号进行解密.系统具有控制性能可靠稳定、防解密性能好、成本低等特点.

时钟芯片DS1302在IC卡电脑自动加油机中的应用

介绍可涓流充电的串行实时时钟芯片DS1302的基本工作原理,以及在IC卡电脑自动 加油杌中的实现方法及所遇到问题的解决办法。

带缓冲器的3D-IC时钟布线

为了在基于TSV的3D-IC中实现成本效率高的时钟树布线,介绍一个3D时钟树综合算法.对于一个给定抽象时钟树的拓扑结构,给出了一个3D时钟树嵌入算法来最小化TSV个数。如果没有给定抽象树拓扑结构,提出了一个NN-3D算法来生成抽象树.最后,插入缓冲器来进一步降低时钟树的延时以及最大负载电容.这几个步骤连接起来就形成一个完整的时钟树综合算法.通过Matlab建模验证,这个算法在布线总长度、延时、功耗以及TSV个数等各方面综合考量下获得了很好的效果,进一步降低了3D-IC的成本以及功耗散热问题.

ASIC中时钟MUX电路结构时序约束的方法分析

时钟切换在数字集成电路设计中十分常见,对时钟MUX电路结构的正确时序约束显得非常重要。介绍几种常见的时钟MUX电路结构,使用业界标准Synopsys设计约束(SDC)对不同MUX电路结构分别给出几种时序约束方法。详细分析了各MUX结构约束的原理。给出约束方法在40 nm、16 nm、7 nm等工艺下均成功流片。

2.2 GHz锁相环集成电路

为满足高速数据传输系统对高速低抖动采样时钟的需求,通过Simulink行为级建模验证和Cadence工具设计仿真,基于TSMC 180 nm BCD工艺设计制造了2.2 GHz电荷泵锁相环芯片,并进行了测试。锁相环电路在电荷泵中采用带反馈运算放大器的低漏电流结构,获得精准稳定的充放电电流;在压控振荡器中采用具有对称负载特性的延时单元及带反馈的自偏置电路,提高抗噪声能力。锁相环在1.8 V工作电压下,输入基准时钟为50 MHz时,功耗为32 mW,输出时钟频率为2.2 GHz,均方根抖动为1 ps;在1 MHz频率偏移量下,相位噪声为-87.84 dBc/Hz;在10 MHz频率偏移量下,相位噪声为-112.55 dBc/Hz。测试结果表明,所设计的锁相环电路可稳定输出低噪声的2.2 GHz时钟信号。

一种新型低抖动快速锁定时钟稳定电路

介绍了一种新型低抖动快速锁定时钟稳定电路。该电路通过检测输入时钟信号的上升沿,产生一个尖峰脉冲和一个精确延迟半个周期的尖峰脉冲,共同组成一个稳定的低抖动时钟。该电路采用0.35μm标准CMOS工艺库,在Cadence环境下进行仿真,在100 MHz输入时钟频率下,输出时钟抖动为56 fs,电路的功耗仅有35 mW。

一种新型时钟计数器的电路设计

本文所讨论的时钟计数器是一个工业控制计时芯片设计中的一部分。本芯片已经在无锡投片成功。这个时钟计数器可以从00年计时到99年。能选择24小时计数方式或12小时计数方式;可对二月进行闰年自动调整。此电路的新颖之处在于每个基本计数单元中加入了SRAM锁存器。通过对SRAM的控制可向计时器同步或异步置位,同时能使电路的稳定性增强。晶体管电路图用SpectreS模拟器进行晶体管级仿真,以验证电路的正确性。

用于能量回收逻辑的正弦功率时钟电路

分析了功率时钟对电容负载充电与回收的物理过程,研究了正弦功率时钟产生电路的基本结构,考虑了功率时钟的频率与相位的稳定性。在此基础上,提出了稳定功率时钟频率与相位的功率时钟产生电路,即接入外部参考时钟,使振荡电路与参考时钟同步。用0.8μmDPDMCMOS工艺实现了一个简化的两相正弦功率时钟产生电路,通过物理测试,验证了电路的工作原理。

1μm高速CMOS容错时钟接收器电路的研制

采用新的设计规则与先进的自对准硅化钛LDD CMOS工艺,研制成功了相当于1386主频的1μm、25MHz高速容错时钟接收器电路.

微机控制的巨型石英钟设计

给出了一种利用单片微机８０３１和集成实时时钟芯片ＭＣ１４６８１８控制的巨型石英钟的电路结构图以及部分程序流图．

一种基于门控时钟的低功耗电路实现方案

研究了门控时钟技术在130 nm工艺、基于高阈值标准单元库下的低功耗物理实现方法。详细阐述了多级门控时钟技术的作用机制和参数的设置方法,给出了基于门控时钟的后端实现流程,着重分析了插入门控时钟对时钟偏移的影响并提出解决方案。在中芯国际130 nm工艺下用synopsys公司的DC,IC Compiler,PT,VCS等工具完成物理实现。在10 M时钟下,总功耗降低22.6%,面积也有所减小。

DS1243Y时钟芯片在站台票自动售票系统中的应用

对自助式无人职守铁路站台票售票终端的时间数据的采集 ,在铁路客运管理中具有重要意义。文章介绍美国DALLAS公司推出的一种低功耗时钟芯片DS12 4

实时时钟电路在车速表中的应用

介绍X1228型实时时钟电路在车速里程表中的应用,以实现系统实时记时、数据存储和实施报警等功能。给出X1228与ATMEL公司的AT89C系列单片机的接口电路和编程方法。

一种有效的变线宽时钟布线算法

针对时钟布线提出了一种有效的变线宽算法。该算法通过对时钟树中各树枝延迟敏感度的分析，选择总体最优的连线进行变线宽处理，使得时钟树的路径延迟最小化。在延迟优化后，为了使时钟偏差小于给定的约束，通过变线宽对各时钟汇点的延迟进行合理的再分配，使延迟最大的时钟汇点延迟最小化，而延迟较小的路径延迟适当增加，以进一步改善时钟树延迟。实验结果表明，该算法有较高的运行效率，时钟树的路径延迟和时钟偏差得到了显著的改善。

一种新型的高速时钟数据恢复电路的设计和验证

针对高速(Gbit/s)串行数据通信应用,提出了一种混合结构的高速时钟数据恢复电路。该电路结构结合鉴频器和半速率二进制鉴相器,实现了频率锁定环路和相位恢复环路的同时工作。和传统的双环路结构相比,在功耗和面积可比拟的前提下,该结构系统的复杂度低、响应速度快。电路采用1.8 V,0.18μm CMOS工艺流片验证,测试结果显示在2 Gbit/s伪随机数序列输入情况下,电路能正确恢复出时钟和数据。芯片面积约0.5 mm^2,时钟数据恢复部分功耗为53.6 mW,输出驱动电路功耗约64.5 mW,恢复出的时钟抖动峰峰值为45 ps,均方根抖动为9.636 ps。