25~28 Gbit/s CMOS高灵敏度光接收机电路设计

基于65 nm CMOS工艺设计了一种25~28 Gbit/s具有自适应均衡和时钟数据恢复功能的光接收机电路。光接收前端采用低带宽设计,以优化接收机的灵敏度;采用判决反馈均衡器,以恢复低带宽前端引入的码间干扰。为了适应不同速率和工艺角引入的码间干扰,结合SS-LMS自适应算法,实现信号的自适应均衡。无参考时钟数据恢复电路采用鉴频环路拓宽频率捕获范围,同时将半速率鉴相器嵌入均衡器中,以降低功耗和成本。后仿真结果表明,在100 fF光电二极管的寄生电容条件下,接收前端最大增益达到66 dBΩ,25%带宽处的等效输入噪声电流为15.3 pA·Hz^(-1/2),光接收机灵敏度为-14.5 dBm。当电源电压为1.2 V时,光接收机的整体功耗为181.1 mW。

一种14bit异步时序两级Pipelined-SAR模数转换器技术

设计了一种基于异步时序的两级Pipelined-SAR模数转换器。为实现时序灵活配置,采用一种基于边沿检测的自同步环路来产生频率和相位均可变的内部时钟;为降低整个ADC静态功耗,可调节延迟单元用于合理分配子ADC和增益级的工作时间;三级电荷泵用于设计增益级,从而降低设计难度并进一步降低功耗。最终,该14 bit异步时序ADC在0.18μm CMOS工艺下设计并仿真。后仿真结果表明,在采样速率为10 kS/s时,该ADC的SNDR为83.5 dB,功耗为2.39μW,FoM_(s)值为176.7 dB。

一种四分之一速率时钟数据恢复电路设计

近年来,时钟数据恢复(Clock and Data Recovery,CDR)电路在高速通信中发挥着非常重要的作用。本文介绍了一种用于非归零(Non-Return to Zero,NRZ)码的无参考时钟四分之一速率的CDR电路。设计了满足四分之一速率的鉴相器(Phase Detector,PD),并采用SMIC 180nm工艺搭建完整电路系统进行仿真验证。

基于频率纠缠源的高精度时间同步技术进展

为了进一步提高测绘导航领域的时间同步精度,研究论述可以突破标准量子极限的量子时间同步技术:概述频率纠缠源制备技术以及单光子探测技术的研究现状;并重点介绍基于不同量子时间同步协议的时间同步方案研究进展;最后对基于频率纠缠源的时间同步技术的发展趋势及其在测绘导航领域的潜在应用进行分析与展望。

提高输入时钟占空比免疫力的方法

本文通过引入下降沿鉴相器用于比较输入时钟和反馈时钟的下降沿,然后根据比较结果调节输入时钟接收器,使得输入时钟的占空比[1]为50%。从而解决了现有的存储器时钟路径存在时钟丢失或控制电路功能异常的技术问题,极大地提高存储器对输入时钟占空比的免疫力,提高存储器的可靠性。

一种新型的太阳自动跟踪系统研究

为了最大限度的利用太阳能,采用自动跟踪太阳的方式以获得更多的能量。简要介绍了现有的几种主要跟踪方式,光电探测器跟踪方式容易受天气条件干扰,时钟跟踪方式有累积误差或者因数据库庞大导致反应变慢等缺点。提出了一种时钟跟踪与光电探测器跟踪相结合的双轴跟踪方式,方位角采用时钟跟踪,俯仰角采用四象限光电探测器跟踪,控制核心选用ATmega16单片机。该跟踪方式结合这两种跟踪方式的优点,很好地克服了两者的缺点。实验表明,本系统转动精度高,工作稳定性好,太阳能接收损失小。

CMOS集成时钟恢复电路设计

该文设计了一个集成时钟恢复电路,恢复时钟的频率为125MHz。通过采用电流相减技术等补偿措施,很大程度上降低了振荡器的压控增益,从而在不影响电路性能的前提下大大地降低了芯片面积。本设计采用0.25μm标准CMOS工艺实现,有效芯片面积小于0.2mm^2,功耗仅10mW。在各种工艺角、温度以及供电电源条件下的仿真结果均表明,该电路相位偏差小于200ps,时钟抖动的峰峰值小于150ps。该文对一个采用本时钟恢复电路的100MHzPHY系统进行流片、测试,验证了时钟恢复电路能够正常工作。

“高分四号”卫星大面阵红外相机视频处理电路的FPGA设计

"高分四号"卫星填补了多项国内外的技术空白,其搭载的红外相机首次实现了大面阵红外探测器成像,并展示了高品质的大面阵红外成像能力。文章以高可靠性,高信噪比,小型化的大面阵红外相机视频处理电路为目标,从FPGA(Field Programmable Gate Array)设计角度给出设计思路和技术方案。首先,分析了大面阵红外探测器、设备工作环境与小型化、信号采样精度、高速串行数据传输等技术特点与难点。其次,给出设计思路和技术方案,包括使用时钟管理芯片进行时钟网络设计,提高了信号采样精度并提高了高速串行数据传输的可靠性;使用在轨信号处理实现通道不一致性校正,提高了图像的信噪比;使用电子限流器防止器件的单粒子栓锁,提高了器件的工作可靠性;使用一块FPGA实现焦面控制、信号处理、工程数据处理、外围芯片控制等全部功能,实现了设备的小型化与轻量化;地面进行了自适应像元校正与可编程盲元替换实验,为后续型号在轨应用提供了技术储备。最后,从红外相机外景成像效果可以看到,设计思路和技术方案可行且满足任务要求。

5Gb/s0.18μm CMOS半速率时钟与数据恢复电路设计

基于具体的系统需求,采用标准0.18μm CMOS工艺,设计了一种半速率bang-bang型时钟与数据恢复(CDR)电路。该CDR电路主要由改进型半速率鉴相器、带粗控端的环形压控振荡器(VCO)以及信道选择器等模块构成。其中,改进型半速率鉴相器通过增加四个锁存器,不但能获得较好的鉴相性能,还能使分接输出的两路数据自动实现相位对齐。带粗控端的环形VCO能够解决高振荡频率范围需求与低调谐增益需求之间的矛盾。信道选择器则能解决信道交叉出错问题。仿真结果表明,电路工作正常,在1.8V电压下,电路功耗为140mW,恢复出的时钟和数据抖动峰峰值分别为3.7ps和5ps。

基于半速率锁相环的5Gb/s CMOS单片时钟恢复电路

利用TSMC的O．18μm CMOS工艺,设计实现了单片集成的5 Gb/s锁相环型时钟恢复电路。该电路采用由半速率鉴相器、四相位环形电流控制振荡器、电荷泵以及环路滤波器组成的半速率锁相环结构。测试表明：在输入速率为5 Gb/s、长度为211-1伪随机序列的情况下,恢复出时钟的均方根抖动为4．7 ps。在偏离中心频率6MHz频率处的单边带相位噪声为-112．3 dBe/Hz。芯片面积仅为0．6mm×O．6 mm,采用1.8 V电源供电,功耗低于90 mW。

实用的相序分辨电路

介绍两种电子分辨电路 ,用于分辨三相电源的相序 ,可实现对电气设备正、逆序供电控制 .这与市场上应用的一般分辨的电路相比 ,具有体积小、可靠、简单。

应用于高速串行收发器的CDR电路的设计

时钟数据恢复(CDR)电路是高速数据传输系统的重要组成部分。文章介绍了一种半数字二阶时钟数据恢复电路的基本结构、工作原理和设计方法,并进行了仿真和验证,结果表明,电路能够满足系统设计要求。

具有宽捕获范围的时钟恢复电路(英文)

给出了一个具有宽捕获范围的集成时钟恢复电路,采用了简单而有效的锁定技术,解决鉴相器固有的捕获范围较小的问题.时钟恢复电路采用0.25μm标准 CMOS 工艺实现,将其置于100 MHz PHY 中进行了流片,测试结果表明时钟恢复电路能正常工作.

一种新型高精度DLL鉴相器设计

本文从研究静态相位误差对DLL(Delay-Locked Loop)环路的影响入手,基于Hogge和Alexander结构鉴相器,设计了一款用于30相500MHz DLL的新型高精度鉴相器.与传统的线性鉴相器和二进制鉴相器相比,文中提出的新型鉴相器电路既具有理想线性鉴相器的特点,又解决了电荷泵开启死区的问题,消除了电流舵结构的电荷泵因电流失配带来的静态相位误差.对该鉴相器电路进行0.13μm CMOS工艺下的版图实现,版图之后的仿真结果显示:该鉴相器能正确鉴别1ps以上的相位延迟差,鉴相的精度高达0.18°,完全满足设计要求.

12.5Gb/s 0.18μm CMOS时钟与数据恢复电路设计

采用0.18μm CMOS工艺设计实现了一个12.5 Gb/s半速率时钟数据恢复电路(CDR)以及1:2分接器,该CDR及分接器是串行器/解串器(SerDes)接收机中的关键模块,为接收机系统提供6.25GHz的时钟及经二分接后速率降半的6.25Gb/s数据.该电路包括Bang-bang型鉴频鉴相器(PFD)、四级环形压控振荡器(VCO)、V/I转换器、低通滤波器(LPF)、1:2分接器等模块,其中PFD采用一种新型半速率的数据采样时钟型结构,能提高工作速率达到12.5 Gb/s.芯片测试结果显示,在1.8V的工作电压下,VCO中心频率在6.25GHz时,调谐范围约为1GHz;输入12Gb/s、长度为231-1的伪随机数据时,得到6GHz时钟的峰峰抖动为9.12ps,均方根(RMS)抖动为1.9ps;整个系统工作性能良好,二分接器输出数据眼图清晰,电路核心模块功耗为150mW,整体芯片面积0.476×0.538mm2.

数字锁相环在位同步提取中的应用

在数字通信中,为保证信息传输和交换的正确,各种数字模块的时钟应该具有相同的频率,否则在数据传输中会产生滑动、误码,直至通信中断。本文详细论述了基于FPGA技术实现数据码流位同步时钟信号的提取,以及电路模块的工作原理、关键技术和实现途径,并通过了软件仿真。

集成时钟产生功能的0．18μmCMOS10Gb／s复接器的设计

针对传统的复接器（MUX）因没有集成时钟电路而限制了其集成度及应用的问题研究了复接器与时钟电路的集成，并采用中芯国际（SMIC）0．18μm互补金属氧化物半导体（CMOS）工艺设计并实现了一个片内集成时钟产生功能的10Gb／s半速率2：1MUX电路。整个电路由5Gb／s时钟提取电路（CEC）和10Gb／s半速率2：1MUX电路构成。CEC从一路输入数据中提取出5GHz时钟提供给MUX电路。CEC由鉴频鉴相器（PFD）、电压／电流转换电路、环路滤波器及压控振荡器（VCO）构成。Pottbacker型PFD不但可以大幅度扩展环路的捕获带宽，并且由于它能够容忍高达±45。的正交相位误差，因而三级环形VCO能够被采用。测试结果表明，该电路无需任何参考时钟、外接元件及外部手动调谐即可工作。整个芯片面积为670μmX760μm，在1．8V电压下，功耗为180mW，其中核心功耗占60％。

54Mb/s NRZ时钟数据恢复电路的设计与实现

提出一种采用双环路的时钟数据恢复电路,电路采用改进型Hogge鉴相器;鉴相环电荷泵充放电电流为13.06μA,改善了输出时钟的抖动影响;压控振荡器采用四级环型振荡结构,由伪差分结构延迟单元组成,降低了系统电路设计难度,减小了VCO的增益。通过Cadence软件的Spectre工具仿真,能够顺利地从54Mb/s的非归零码数据中提取出54MHz的同步时钟,时钟占空比为50%,满足设计要求。

一种适用于NRZ数据的时钟数据恢复电路

提出了一种基于传统电荷泵锁相环结构的时钟数据恢复电路。采用一种适用于NRZ数据的新型鉴频鉴相器电路,以克服传统鉴频鉴相器在恢复NRZ信号时出现错误脉冲的问题,从而准确地恢复出NRZ数据。同时,对其他电路也采用优化的结构,以提高时钟数据恢复电路的性能。设计的电路可在1.1 V超低电压下工作,适合RF ID等需要低电压、低功耗的系统使用。

基于FPGA的积分型数字锁相环的设计与实现

位同步时钟信号的提取是通信系统中的关键部分,应用数字锁相环可以准确地从输入码流中提取出位同步信号。本文简要介绍了数字锁相环的基本原理,在详细介绍了积分型超前—滞后数字锁相环的工作原理的基础上,利用VHDL语言对该系统进行了设计,给出了数字锁相环路主要模块的设计方法及仿真结果,得到了该系统的顶层电路,其中重点分析了积分型数字鉴相器的原理,给出了设计过程;并根据系统的参数进行了性能分析,最后给出了整个系统的功能仿真结果。具有一定的工程实用价值。