一款0.16 mm^(2)基于180 nm CMOS采用全局去偏斜的半速率8×2.5 Gb/s时钟转发架构接收机

在时钟转发架构的高速有线通信接收机中,需要去偏斜电路实现时钟与数据之间的最佳采样关系,并保证多路数据的同步。本文提出了一种全局去偏斜方案,仅采用一路数据与时钟进行对齐,并通过时钟延时匹配与分布技术实现多路数据同步,减小了各通道独立去偏斜方案带来的功耗与面积开销。所提出的接收机由8路数据通道、1路半速率转发时钟通道与基于延迟锁定环路的全局去偏斜电路构成。基于180 nm CMOS工艺,在2.5 Gb/s数据率下,可去除输入时钟与数据任意偏斜,得到位于数据中心的采样相位,同时具有时钟占空比校准能力。在1.8 V电源电压下,所提出的接收机总功耗为187 mW,总面积为0.16 mm^(2),对比各通道独立去偏斜方案,功耗和面积开销分别节约了45.2%与62.8%。

基于先进CMOS工艺的多通道Gbps LVDS接收器

在SIP(System In a Package)系统中集成具有LVDS(Low-Voltage Differential Signal)接口的多通道高速模数转换器(Analog-to-Digital Converter,ADC)时,面临不同LVDS输出通道延时不同所导致的数据采集错误的问题,为此设计了一个多通道自适应LVDS接收器。通过采用数据时钟恢复技术产生一个多相位的采样时钟,并结合ADC的测试模式来确认每一个通道的采样相位,能够自动对每一个通道的延时分别进行调整,以达到对齐各通道采样相位点,保证数据正确采集的目的。最后,基于先进CMOS工艺进行了接收器的设计、仿真、后端设计实现和流片测试,仿真和流片后的板级测试结果均表明该接收器能够对通道延迟进行自动调节以对齐采样相位,且最大的采样相位调节范围为±3 bit,信噪比大于65 dB,满足了设计要求和应用需求。

SDH传输网络时钟倒换分析及配置优化方案

针对广州局厦深线SDH传输网络时钟倒换过程中出现的时钟环路问题,通过研究SDH网元的组网架构,确认在时钟倒换过程中,各网元SDH的时钟来源发生了变化;分析SDH的常见时钟源种类,确认SDH时钟根据同步状态信息来区分时钟同步质量等级;分析SDH时钟倒换流程,明确广州局SDH同步时钟组网配置的原则,由此提出SDH时钟配置的优化方案;结合厦深线SDH网元的组网架构,优化SDH网元主备定时链路时钟配置。调整后进行复测,该方案极大程度降低了SDH网元发生时钟环路的风险,对铁路通信设备维护具有参考意义。

一种快速锁定的数字延迟锁相环设计

在高速存储器中,需要保证输出时钟和系统输入时钟同步,所以要用到锁相功能,传统的锁相环(Phase-Locked,PLL)会有抖动累积等问题,而传统延迟锁相环(Delay-Locked Loop,DLL)由于采用延迟链结构,使其理论锁定时间较长。本文提出一种快速锁定的DLL,采用两个锁存器形成波形相位判断机,形成状态字,用以实现锁定窗口判定机制,利用时钟脉冲实现延迟链的左右双向移动,从而实现更快的锁定。仿真结果表明,本设计能够在15个周期内完成输入时钟和输出时钟的相位同步,锁定范围是200 MHz~600 MHz,最大时间抖动为50ps。

10 MHz氢钟信号传递系统

为满足同一科研园区内不同建筑之间10 MHz氢钟信号(HCS)长期稳定度共享的需求,提出了一种低成本、集成化的基于光纤链路的10 MHz HCS传递完整解决方案。该方案采用1 GHz的射频信号对激光光强进行调制,利用光纤实现信号传递。通过将远端反射信号与本地信号和频后直接与待传递的HCS分频鉴相,输出误差信号反馈控制1 GHz信号的频率,实现远端1 GHz信号与本地HCS之间的相位锁定,从而使远端1 GHz信号具有与本地HCS相同的频率稳定度;之后再通过分频器在远端生成10 MHz信号,作为射频参考输出。实验验证了该方案的频率传递保真度,该系统在200 m往返光纤上的附加频率稳定度(艾伦偏差)为1 s平均时间2.4×10^(-13)和10000 s平均时间5.7×10^(-17);在20 km传递距离上,附加频率稳定度(艾伦偏差)为1 s平均时间4.8×10^(-13)和10000 s平均时间2.1×10^(-16)。研究结果表明该系统的长时间频率传递稳定度优于HCS的频率稳定度,可以满足千米范围内氢钟信号共享的需求。

Match loop测试方法研究

在数字芯片测试中,当遇到芯片的数据输出时间点不确定的情况时,测试仪无法编写严格时序的测试向量,而采用match loop向量编程的测试方法可有效的解决以上问题。本文分析了两种基本match loop方法,针对一款基带芯片,采用match loop测试方法进行了详细的分析,最终完成测试。

面向5G智能电网的高精度时钟在线实时同步方法

针对5G智能电网的高精度时钟同步需求,提出一种主从节点时钟在线实时同步方法,并建立其数字实现模型。该方法采用一种由时差测量、时钟状态估计、环路滤波器和全数字时钟生成单元构成的时钟反馈控制环路。基于IEEE1588精确时间同步协议完成主从节点间的时差测量;根据时钟模型,建立时钟状态方程和观测方程,采用卡尔曼滤波对时钟状态进行估计;将时钟相位误差、频率误差作为一阶FLL辅助的PLL环路滤波器输入;环路滤波器输出控制量驱动调节从节点全数字时钟生成,以与主节点时钟保持在线实时同步。仿真结果表明,主从节点通信载噪比在65~95 dBHz范围内变化时,可实现主从节点间ns级的时钟同步精度。

基于单频通信的低压电力线通信系统设计与实现

为了提高低压电力线通信的可靠性,提出了一个将单频通信和低压电力线通信相融合的低压电力线载波单频通信系统。该系统在基于Q/GDW 11612—2016标准的物理层基础上,只需对数据链路层进行修改从而缩短了信号的传播时间。同时,提出一种基于分数型锁相环的间隔式时钟同步算法,避免了时钟的过度调节,实现了系统中单频通信时钟同步的高精度调整。仿真及实际测量结果表明:所提出的时钟同步算法具有很高的时钟精度;由于低压电力线载波单频通信系统融合了两者互补的优势,相比于电力线通信,该系统具有更高的通信可靠性。验证了低压电力线载波单频通信系统是实际可行可靠的。

2.2 GHz锁相环集成电路

为满足高速数据传输系统对高速低抖动采样时钟的需求,通过Simulink行为级建模验证和Cadence工具设计仿真,基于TSMC 180 nm BCD工艺设计制造了2.2 GHz电荷泵锁相环芯片,并进行了测试。锁相环电路在电荷泵中采用带反馈运算放大器的低漏电流结构,获得精准稳定的充放电电流;在压控振荡器中采用具有对称负载特性的延时单元及带反馈的自偏置电路,提高抗噪声能力。锁相环在1.8 V工作电压下,输入基准时钟为50 MHz时,功耗为32 mW,输出时钟频率为2.2 GHz,均方根抖动为1 ps;在1 MHz频率偏移量下,相位噪声为-87.84 dBc/Hz;在10 MHz频率偏移量下,相位噪声为-112.55 dBc/Hz。测试结果表明,所设计的锁相环电路可稳定输出低噪声的2.2 GHz时钟信号。

生物钟基因研究新进展

生物钟基因普遍存在于生物界,其作用在于产生和控制昼夜节律的运转。生物钟基因及其编码的蛋白质组成反馈回路,维持振荡系统持续进行并与环境周期保持同步。各级进化水平物种生物钟的基因组成和控制途径有同有异。此文主要介绍蓝细菌、脉孢菌、果蝇、鼠和人昼夜钟的分子运作机制以及研究钟基因的意义和展望。

基于锁相环的时间同步机制与算法

在讨论计算机时钟分析模型的基础上,分析和总结已有的时间同步机制的特点,提出了一种低能耗单向广播校正同步机制,同时进行时钟偏移补偿和漂移补偿,并基于传统的锁相环(phase locked loop,简称PLL)原理设计了同步算法.为了避免实现过程中额外的硬件开销,开发了一种简洁的数字锁相环.最后,在Mica2实验平台上对所设计的同步机制与算法进行了验证,并与已有的典型算法进行了性能比较.

果蝇昼夜节律的分子机制研究进展

果蝇由于遗传易操作性而成为一个研究昼夜节律分子机制的理想模式生物. 到目前为止,通过遗传学和生物化学方法已经鉴定到10多个时钟基因(clock genes) 和许多时钟相关基因,包括时钟输入基因和钟控基因. 这些时钟基因以及它们的相应产物组成两个互相依赖的转录/翻译反馈环路,从而调节行为和生理的昼夜节律. 果蝇这种核心钟的工作原理同样见于哺乳动物.

多FPGA设计的时钟同步

在多FPGA设计中,时钟信号的传输延时造成了FPGA间的大时钟偏差,进而制约系统性能。为减少时钟偏差,该文提出一种多数字延迟锁相环(DLL)电路。该电路将时钟的传输电路放入DLL的反馈环路。利用DLL的延迟锁定特性,对FPGA间的时钟传输延时进行补偿,减少FPGA间的时钟偏差,解决多FPGA的时钟同步问题。

基于噪声分析的低抖动全数字锁相环的设计

设计了一个用于时钟产生的全数字锁相环（ADPLL），其数控振荡器（DCO）采用9级环形振荡器，每级延迟单元的延迟时间均是可调的，各级倒相器的尺寸经过精确设计。该电路基于SMIC0．13μm CMOS工艺，采用1．2V电源供电，整个芯片的面积为0．13485mm^2。示波器测试结果表明，锁相环的捕获频率范围为100-500MHz，输出频率为202．75MHz时，峰一峰值抖动为133ps，RMS抖动为46ps。

锶原子光钟闭环控制系统的设计与实现

为了实现^(87)Sr原子光钟的闭环运行,根据将超稳激光频率锁定在钟跃迁超精细能级自旋极化谱双峰中间的锁频原理,设计和实现了锶原子光钟闭环控制系统。首先,详细分析了^(87)Sr原子光钟闭环运行的具体需求,包括冷原子制备及钟跃迁探测、闭环锁定等阶段中所需要的控制信号及其时序;然后,根据该需求设计了时序控制和频率控制的物理系统;最后,利用LabVIEW虚拟仪器开发平台和NI硬件系统设计了^(87)Sr原子光钟的闭环运行的自动化控制程序。实验结果显示,采样时间为3 000 s的光钟频率稳定度为5.7×10^(-17),拟合得到的环内稳定度为5×10^(-15)/τ^(1/2),表明该控制系统的精度符合锶原子光钟的闭环运行要求。

2.5Gb/s0.35μmCMOS时钟恢复芯片

介绍了基于 0 .35 μm CMOS工艺的 2 .5 Gb/ s时钟恢复电路设计。根据工艺特点 ,电路采用倍频器加全模拟锁相环结构。模拟表明 ,电路能工作在 2 .5 Gb/ s速率上 ,锁定范围达到 1 0 0 MHz,5 V电压供电下功耗小于 330 m W。

CPT原子钟系统的数字正交解调算法及实现

介绍了将数字正交解调算法应用于CPT原子钟系统的锁相环路，通过FPGA硬件结构实现解调功能所开展的研究。经MATLAB和QUARTUS2的联合仿真表明，该算法抗噪声能力强，解调结果可靠性高，是应用于高性能CPT原子钟的理想算法。实际应用于CPT原子钟的实验结果与理论预期和实验仿真结果相一致。该方案有利于原子频标的工作状态调整和保持产品性能一致性。

高速CMOS时钟数据恢复电路的设计与仿真

针对2.5Gb/s高速收发器采用SMIC 0.18μm CMOS工艺,设计了双环半速率时钟数据恢复电路,其中锁相环环路为时钟数据恢复电路提供16相1.25GHz、等相位间隔的参考时钟,CDR环路包括采用电流模式逻辑的前端1:2解复用电路、基于相位插值与选择的时钟恢复电路、可以消除亚稳态的超前滞后采样型鉴相器电路,以及基于精度可预置的"折半与顺序查找"相位选择算法的数字滤波器电路.采用SpectreVerilog进行数模混合仿真,结果表明电路可以正确处理2.5Gb/s差分输入数据,完成时钟恢复与数据重定时.

用于CDR电路的相位插值选择电路设计

时钟数据恢复电路是高速多通道串行收发系统中接收端的关键电路,其性能的优劣直接影响了整个系统的功能。描述了双环时钟数据恢复电路利用相位正交的参考时钟进行工作的原理,分析了传统的正交时钟产生方案,提出一种新的相位插值-选择方案并给出了CMOS电路实现。在SMIC0.18μm CMOS工艺下采用Cadence公司的仿真工具Spectre进行了晶体管级验证,结果显示,利用该电路恢复出来的时钟对数据进行重定时,能较好地消除传输过程中积累的抖动,有效地提高了输入抖动容限。