一种全同步测频系统设计

全同步测频法是基于多周期同步测频思想,对多周期同步测频法进一步改善。多周期同步法实际计数闸门是待测信号周期的整数倍,对待测信号不存在±1误差。全同步测频法使得待测信号、时间基准信号、实际闸门三者达到同步,从而消除了待测信号与时基信号的误差。系统中在FPGA内完成脉冲上升沿处窄脉冲产生电路、脉冲上升沿重合检测电路、计数器、闸门。系统通过在Quartus Ⅱ中用Verilog语言编写脉冲计数模块及控制模块,NIOSII软核处理器作为系统控制中心。