一种UAV-USV-UUV跨域协同时钟同步算法

随着海洋科学技术的发展,水下任务更加强调跨平台系统的协作,然而不同应用场景对时钟同步的要求不同,由于水下通信的弱通信与高延迟,对涉及多场景的异构系统,需要新的同步方法。针对随机时延影响下的全网时钟同步问题,文中提出了基于神经网络的无人机(UAV)-无人水面艇(USV)-无人水下航行器(UUV)跨域协同的时钟同步算法。首先,考虑随机时延影响,将USV时钟作为基准时钟;其次,通过递推滤波和神经网络对UAV时钟偏差进行校正;最后,USV辅助UUV估计水下的长时延,设计了神经网络算法估计时钟漂移和时钟偏移。通过仿真验证了上述算法的有效性。

基于FPGA的多路视频实时处理系统的设计

针对多路高清视频信号实时处理中的画面叠加以及画中画显示实时性差的问题,设计了一种基于FPGA的多路视频实时处理系统。该系统可接收外部参数控制,并通过跨时钟域技术,实现了4路HDMI视频信号的输入接收、画面任意比例缩放、任意位置叠加以及画面漫游的实时处理功能。相比现有系统,该设计通过FPGA并行处理架构实现了多路高清视频的无缝实时叠加,提高了系统实时性能和显示效果,为多视频源的实时处理提供了一种新的系统解决方案。

基于RISCV的NoC配置管理单元设计及验证

为解决NoC协议芯片内部各个IP的初始化配置功能以及NoC芯片内部状态检测问题,设计芯来ICB总线转接AMBA总线的协议转换桥,基于芯来E203搭建配置管理单元与NoC芯片不同IP进行互连,从而实现NoC芯片的初始化配置以及管理工作,并从模块级、系统级以及FPGA原型3方面对系统进行验证。验证结果表明,配置管理单元系统的正确性扩大了芯片的应用范围。

基于OCP的轻量级多主从跨时钟域片上总线设计

开放芯核协议(Open Core Protocol,OCP)总线可被应用于将IP核功能与接口解耦,实现IP核的即插即用。针对OCP连接到异步时钟域时的同步问题,改进设计了轻量化的同步接口,在同步化控制信息的同时降低了跨时钟域缓存数据导致的硬件消耗。为解决点到点的OCP总线的扩展性不足的缺陷,将设计的跨时钟域OCP总线部署于共享总线互联的高级高性能总线(AMBA High-performance Bus,AHB),实现了多主从多时钟域传输。仿真和验证表明,设计的改进跨时钟域OCP-AHB总线可以正确传输数据,可用于其他工作的快速部署。

ASIC系统中跨时钟域配置模块的设计与实现

本文概述了ASIC系统中跨时钟域配置模块的多种设计方案以及实现方法,并且着重对分析由于跨时钟域带来的异步时钟问题进行了分析,提出了避免“潜在逻辑错误”发生的解决方案。同时研究了设计方案对后端实现中可能出现的影响,避免了不合理的前端设计给后端实现带来的困难。

FPGA设计中的亚稳态问题及其预防方法研究

由于在复杂FPGA(Field Programmable Gate Array,现场可编程门阵列)设计中存在跨时钟域,通常会产生亚稳态现象。为有效地预防和解决该问题,分析FPGA设计中亚稳态的产生机理及其对数字信号处理系统的影响。根据不同的信号同步类型,针对单比特电平信号、脉冲信号和边沿信号,分别给出基于触发器级联的跨时钟域信号同步方法;针对并行信号,提出基于异步FIFO(First In First Out,先进先出队列)和握手协议的跨时钟域同步方法;并通过仿真手段分析信号同步方法的有效性及其适用范围。结果表明:这些方法能够正确有效地完成跨时钟域信号同步,预防可能出现的亚稳态问题,从而提高复杂FPGA设计的可靠性和稳定性。

面向SoC系统芯片中跨时钟域设计的模型检验方法

传统方法无法在RTL验证阶段全面验证SoC系统芯片中的跨时钟域设计.为解决此问题,本文首先提出描述亚稳态现象的等价电路实现,用以在RTL验证中准确体现亚稳态现象的实际影响;然后使用线性时序逻辑对跨时钟域设计进行设计规范的描述;为缓解模型检验的空间爆炸问题,进一步针对跨时钟域设计的特点提出基于输入信号的迁移关系分组策略和基于数学归纳的优化策略.实验结果表明本文提出的方法不仅可以在RTL验证阶段有效地发现跨时钟域设计的功能错误,而且可以使验证时间随实验用例中寄存器数量的递增趋势从近似指数级增长减小到近似多项式级增长.

降低系统芯片中跨时钟域设计和验证复杂度的方法

在系统芯片设计中,直接采用现有的跨时钟域信号处理方法不仅设计复杂度高而且验证难度大。为了解决这个问题,将跨时钟域设计与功能设计完全分离,在每个通信接口部件中采用独立的、专用的跨时钟域处理模块统一解决跨时钟域信号的传输问题,并通过封装点对点通信接口和合并处理同一方向的跨时钟域信号,将需要处理的跨时钟域信号的数量减少为方向相反的2组。实验结果表明,该方法能够有效降低跨时钟域设计的验证难度和系统芯片的设计复杂度,并且不会明显增加功能部件的传输延迟和面积开销。

面向模型检验的跨时钟域设计电路特性生成方法

对跨时钟域设计进行功能验证是SoC验证中的难点问题.传统的面向跨时钟域设计的模型检验方法并没有充分考虑电路特性描述的完整性问题,然而制订完整的电路特性是模型检验有效性的基础,不全面的电路特性描述将可能隐藏设计错误.为生成完整的描述跨时钟域设计的电路特性,本文首先提出基于有限状态自动机的电路特性生成方法;然后为缓解状态空间爆炸问题,提出基于亚稳态的数值化简策略.通过对两个典型的跨时钟域设计进行实验的结果表明,采用本文方法不仅能够达到100%的电路特性覆盖率,而且可以发现被传统方法隐藏的功能错误.同时模型检验的时间代价也能够得到大幅度降低.

面向SOC芯片的跨时钟域设计和验证

随着高性能、低功耗芯片的发展,多时钟域和跨时钟域(Clock Domain Crossing,CDC)设计越来越多,CDC设计和验证越来越重要。阐述了5种常用的同步器设计模板。验证方法提出了层次化的验证流程:结构化检查,基于断言的验证(assertion-based verification,ABV),对关键模块进行形式化验证。CDC设计应用于研发的一款65nm工艺SOC芯片(最高主频1GHz、10个时钟域设计、多种工作模式),该芯片已流片回来。经测试,芯片的功能正确,说明设计和验证方法是完备的。

基于FPGA的“龙鳞”通信模块跨时钟域验证实践

由于现场可编程逻辑门阵列(FPGA)功能实现的多元化,往往会出现不同时钟域的信号.不同时钟域的信号进行交互,若不进行同步处理,经常会产生数据丢失、时序错误等问题,所以跨时钟域检查对FPGA功能实现特别重要.本文主要阐述了在开展"龙鳞"平台通信模块FPGA软件验证与确认工作中跨时钟域检查的测试流程和方法,对跨时钟异常进行分类,分析通信模块FPGA软件的跨时钟异常并提供解决方案,为FPGA测试工程师提供一种测试思路.

FPGA设计中跨时钟域信号同步方法

随着FPGA系统设计的复杂化,系统内部的各个功能模块往往需要工作在不同频率的异步时钟域中,因此系统内核心功能模块与外设的通信设计无法避免地会涉及到跨时钟域的数据与信号的传递问题。尽管跨时钟域的同步问题并不属于FPGA系统设计领域的新问题,但是随着多时钟域系统的常见化和复杂化,使得跨时钟域同步这一要求具备了新的重要意义。在对跨时钟域设计中容易出现的亚稳态现象及其造成的影响进行简要概述与分析的基础上,为了减小亚稳态发生的概率和降低系统对亚稳态错误的敏感程度,提出了四种跨时钟域同步的解决方案,较为详细地阐述了设计方案,对设计进行了评估与分析,并给出了优化设计。

高速图像采集系统中的SDRAM缓存模块设计

在数字视频图像采集及其实时显示系统中,由于前端传感器采集速度过快,一般与后端显示系统时钟不匹配,大量的数据需要先进行缓存再输入给后端的显示模块。针对以上问题,在研究SDRAM原理和时序的基础上,采用verilog语言,成功实现基于FPGA的SDRAM控制器设计,同时利用FIFO缓存数据很好地解决了前端数据采集和后端视频显示异步时钟域的数据交换问题,实现了SDRAM缓存数据的功能。论文详细介绍各模块的原理和实现方法,实验仿真及结果表明,设计实现的SDRAM双端口控制器,具有电路简单、工作可靠等优点,封装后可以应用在别的视频图像采集系统的项目中,可缩短开发周期。

高速数据的跨时钟域处理方法及验证

为了解决高速相机数据采集和处理速率的不匹配问题,利用现场可编程逻辑门阵列内部存储资源,研究了高速、大容量异步FIFO的工作原理,提出了异步FIFO工作中的亚稳态和空/满标识问题,采用Verilog HDL编写时序代码和QuartusII工具宏模块定制两种方法实现异步FIFO.研究结果表明:当写入时钟为82 MHz,异步FIFO可实现的读出时钟为50 MHz,实现了高速数据采集和传输系统的跨时钟域处理.

FPGA跨时钟域信号同步设计方法研究

随着FPGA功能越来越复杂,其内部设计经常包含多个异步时钟,将FPGA分割为多个时钟域,不同时钟域之间进行的数据和信号通信引入了跨时钟域问题。本文主要阐述了跨时钟域设计常见问题、跨时钟域信号同步方案,在此基础上从验证工程师角度出发,介绍了如何进行跨时钟域验证的方法和步骤,为更好地进行跨时钟域分析提供了一种思路。

基于FPGA的圆光栅编码器数据采集系统设计

介绍了一种基于FPGA的圆光栅编码器数据采集系统的设计方法。通过分析圆光栅的实际工作情况,将系统分为三大模块,详细阐述了滤波模块实现消除高频信号干扰,计数模块实现四倍频、辨向与脉冲计数,以及数据通信模块实现跨时钟域数据传输功能的具体方法。最后通过Modelsim仿真验证了系统设计的可行性与可靠性。本系统具有高集成、可扩展、便于移植的特点,可广泛应用于相关领域。

异步FIFO的模型检验方法

跨时钟域(Clock Domain Crossing,CDC)设计和验证是SOC系统芯片设计的关键问题。讨论了异步FIFO的模型检验方法,利用模型检验工具SMV,建立了异步FIFO的有限状态机模型,使用时序逻辑LTL对该模型和属性进行了描述和验证。实验结果达到要求,同时表明该方法是行之有效的。与传统的模拟和仿真等验证方法相比较,模型检验具有能够自动进行、验证速度快、不用书写测试激励等优点。

片上网络跨时钟域的高速数据通信接口设计

为了解决跨时钟域问题对基于片上网络的高速数据传输造成的功能误差,提出了一种新的片上网络跨时钟域高速数据通信接口电路。针对采用多电压频率岛分配方案的异步片上网络,将多路选择器模块和基于令牌环的环形异步FIFO相结合构成跨时钟域高速数据通信接口电路。实验结果表明,该算法及电路设计能够有效减小亚稳态的影响,增加片上网络系统数据传输的吞吐率,满足用于视频采集和处理系统的片上网络对大数据量和高速度数据码流进行实时传输的需求。

一种多输入情况下FPGA跨时钟域的解决方法

采用异步FIFO是解决多比特数据跨时钟域传递的一种有效方法。在异步FFIO的基础之上提出一种通过扩展FIFO位宽,实现伴随门控信息与数据同时转换的新方法。与传统方法相比较,新方法具有更好的同步性。

FPGA+DSP导引头信号处理中FPGA设计的关键技术

简要分析了DSP+FPGA系统的特点和优越性,结合导引头信号处理板的开发,提出了在此系统中,FPGA设计的几个关键技术,并且给出了详实的分析和解决方案。