字节信息流并行CRC-32校验码电路设计与实现

CRC是一种能发现并纠正信息在存储和传输过程中连续出现的多位错误的校验编码.分析CRC码的校验原理及特点,推导相邻字节间的CRC-32校验码的计算方法,利用组合逻辑并行快速计算当前字节的32位CRC校验码,使用Verilog HDL设计编码电路,通过FPGA实现CRC-32编码及检错功能.电路不仅可以计算任意长度的字节信息流的CRC-32校验码,还可嵌入到通信传输系统中快速并行实现CRC-32的编码及检错运算,保证信息正确可靠地传输.

千兆以太网中CRC-32的并行实现

为了保证数据通信的可靠性,要使用一定的检错和纠错方式。循环冗余校验码(CRC)作为一种分组码,具有一定的检错功能。以太网传输帧中使用的是CRC-32校验码作为以太帧的最后4个字节,同以太帧一起传输。CRC的实现方式分为串行方式和并行方式,由于并行方式一个时钟周期内可以处理8个bit,与千兆以太网的GMII接口协议相符合,故千兆以太网的CRC校验码的生成和校验中常使用并行算法实现。本文研究了CRC校验码的串行实现算法和并行实现算法,并且用modelsim进行了二者的仿真,比较二者结果的一致性和实现效率,说明了CRC-32校验码的并行实现算法更适合使用于千兆以太网中。

基于递推法的CRC-32校验码并行改进算法

针对在CRC-32校验码生成方法中,固定电路成本高且缺乏灵活性,传统按位串行算法计算速度慢、查表法需要额外占用空间问题,提出了基于递推法的CRC-32校验码并行改进算法。该算法以递推法为基础,根据实际情况中不同的计算速度和占用空间的需求,计算出并行输入任意n位数据时CRC寄存器中新老数据之间的并行逻辑关系,并根据这一逻辑关系修改程序,从而达到在一定占用空间的限制下,最大程度提升运算速度的目的。仿真结果表明,改进算法存储空间小于查表法,有利于小型化、快速化的硬件实现。

数据通信中CRC方法的原理与实现

在数据通信中,广泛采用循环冗余校验(CRC)(Cyclic Redundancy Check)进行传输差错控制。本文详细介绍了循环冗余校验CRC的差错控制原理及其算法实现。

基于FPGA的高清视频信号存储模块设计

高清视频信号存储模块是电子内窥镜视频存储的核心,本研究设计基于串行高级技术接口(SATA 2.0)协议的高清电子内窥镜视频存储,并将循环冗余校验(CRC-32)算法用于高速数据传输协议的物理层和链路层,使得数据在信道中传输时,避免受到各种各样的干扰而出现误码。最后,编写Verilog逻辑实现CRC-32校验算法,进行仿真测试,并在Kintex-7开发板平台上进行验证性测试。在速率高达250 MB/s时,基于FPGA的高清视频信号存储模块的误码率低于10-12,满足电子内窥镜视频存储的高实时性、高带宽、低误码率的需求,具有良好的市场应用前景。