超深亚微米互补金属氧化物半导体器件的剂量率效应

对0.18μm互补金属氧化物半导体(CMOS)工艺的N型金属氧化物半导体场效应晶体管(NMOSFET)及静态随机存储器(SRAM)开展了不同剂量率下的电离总剂量辐照试验研究.结果表明:在相同累积剂量,SRAM的低剂量率辐照损伤要略大于高剂量率辐照的损伤,并且低剂量率辐照损伤要远大于高剂量率辐照加与低剂量率辐照时间相同的室温退火后的损伤.虽然NMOSFET低剂量率辐照损伤略小于高剂量率辐照损伤,但室温退火后,高剂量率辐照损伤同样要远小于低剂量率辐照损伤.研究结果表明0.18μm CMOS工艺器件的辐射损伤不是时间相关效应.利用数值模拟的方法提出了解释CMOS器件剂量率效应的理论模型.

深亚微米CMOS电路多电源全芯片ESD技术研究

深亚微米CMOS电路具有器件特征尺寸小、复杂度高、面积大、数模混合等特点,电路全芯片ESD设计已经成为设计师面临的一个新的挑战。多电源CMOS电路全芯片ESD技术研究依据工艺、器件、电路三个层次进行,对芯片ESD设计关键点进行详细分析,制定了全芯片ESD设计方案与系统架构,该方案采用SMIC0.35μm 2P4M Polycide混合信号CMOS工艺流片验证,结果为电路HBM ESD等级达到4 500 V,表明该全芯片ESD方案具有良好的ESD防护能力。

基于0.25μm CMOS工艺的1.8V Rail-to-Rail运算放大器

采用 TSMC 0.25μm CMOS 工艺,设计实现了一种低功耗、高增益带有恒跨导输入级的 Rail-to-Rail 运算放大器。基于 BSIM3V3 Spice 模型,采用 Hspice 对整个电路进行仿真,在 1.8V 的单电源电压工作条件下,直流开环增益达到 108.6dB,相位裕度为 57.2 度,单位增益带宽为 5MHz,功耗为 0.23mW。

90nm MOS器件亚阈值区RTS噪声幅度

研究了SMIC90nm工艺1.4nm栅厚度0.18μm×0.15μm尺寸nMOS器件随机电报信号(randomtele-graph signal,RTS)噪声幅度特性.在此基础上,提出了利用扩散流机理来分析亚阈值区RTS噪声的方法,引入了陷阱电荷影响栅电极的电荷分布,进而对沟道电流产生影响的机制.研究表明,该方法不仅符合实验结果,还可以解释RTS幅度的宽范围分布.

凹槽深度与槽栅PMOSFET特性

基于能量输运模型对由凹槽深度改变引起的负结深的变化对深亚微米槽栅 PMOSFET性能的影响进行了分析 ,对所得结果从器件内部物理机制上进行了讨论 ,最后与由漏源结深变化导致的负结深的改变对器件特性的影响进行了对比 .研究结果表明随着负结深 (凹槽深度 )的增大 ,槽栅器件的阈值电压升高 ,亚阈斜率退化 ,漏极驱动能力减弱 ,器件短沟道效应的抑制更为有效 ,抗热载流子性能的提高较大 ,且器件的漏极驱动能力的退化要比改变结深小 .因此 ,改变槽深加大负结深更有利于器件性能的提高 .

超深亚微米CMOS工艺参数波动的测量电路

分析了超深亚微米工艺参数波动对电路的影响;采用“放大”的思路设计了简单的用于测量超深亚微米工艺门延迟、动态功耗、静态功耗及其波动的电路,并提出了一种用于测量门延迟波动特性曲线的新型电路,该电路采用较短的反相器链可以得到超深亚微米工艺下门延迟波动特性曲线.电路在90nmCMOS工艺下进行了流片制作,得到了90nmCMOS工艺下的单位门延迟波动特性曲线.测得延迟的波动范围为78.6%,动态功耗的波动范围为94.0%,漏电流功耗的波动范围为19.5倍,其中以漏电流功耗的波动性最为严重.

温度对数字电路中单粒子瞬态脉冲的影响

利用三维TCAD混合模拟研究了温度对0.18μm工艺下反相器链中DSET脉冲宽度的影响.结果发现,温度对DSET的影响要比温度对SEU的影响严重得多.在LET为60MeV.cm2/mg的条件下,当温度从-55℃升高到125℃时,DSET脉冲宽度约增加了58.8%.

深亚微米飞行高度测量技术研究

介绍了国内外深亚微米飞行高度测量技术,重点研究了干涉测量法、全内反射法、电学测量法的工作原理,分析了各种测量技术的特点,指出了深亚微米飞行高度测量技术亟待解决的关键性问题。

集成电路设计中的热问题研究

集成电路的热问题成为了集成电路设计所面临的挑战,必须研究与建立有效的热模型,从而在集成电路设计时为解决热问题提高解决方案。着重介绍了集成电路设计中所涉及到的热问题的最新研究进展,包括热分析、功耗与热的关系、高层次综合阶段考虑热、物理设计阶段热模型的建立及热问题的解决方案,如热通孔、电压岛技术及动态热量管理技术等。

超深亚微米PMOSFET器件的NBTI效应

研究了超深亚微米 PMOS器件中的 NBTI(负偏置温度不稳定性 )效应 ,通过实验得到了 NBTI效应对PMOSFET器件阈值电压漂移的影响 ,并得到了在 NBTI效应下求解器件阈值电压漂移的经验公式 .分析了影响NBTI效应的主要因素 :器件栅长、硼穿通效应和栅氧氮化以及其对器件寿命退化的作用 .给出了如何从工艺上抑制

BARC工艺在亚微米光刻中的应用

在表面强反射膜-多晶硅上进行亚微米光刻时,采用有机BARC(BottomAnti-ReflectiveCoating)工艺,降低了晶片表面的台阶高度,并有效地抑制了驻波效应,获得良好的光刻图形,从而使产品良率提高了6%～7%。

低压触发可控硅结构在静电保护电路中的应用

对LVTSCR(LowVoltageTriggeredSiliconControlledRectifier)结构在深亚微米集成电路中的抗静电特性进行了研究。实验结果表明,LVTSCR结构的参数,如NMOS管沟道长度、P-N扩散区间距和栅极连接方式等,都对LVTSCR结构的静电保护性能有影响。利用优化的LVTSCR结构,获得了6000V以上的ESD失效电压。

I_(DDQ)测试全面系统化的研究

基于稳态电流测试方法的IDDQ 测试 ,因其故障覆盖率高 ,在集成电路测试中得以广泛应用。IDDQ测试的概念比较简单 ,但实现并不容易 ,特别是当今SOC和深亚微米技术的影响使得其实现更为复杂 ,有必要作以全面、系统化的研究。本文的第 1节概括地总结了IDDQ测试的发展和目前的现状 ,对IDDQ测试广泛应用的原因作了阐述。第 2节论述的是测试机理 ,同时用一些重要的术语和数据来说明深亚微米等技术对IDDQ测试的影响。第 3节研究的是适于IDDQ测试的各种电流测量方法和结构。第 4节深入地研究了CMOS电路中的物理缺陷及其电流测试方法 ,并用大量的图文数据作以详细说明。第 5节讨论的是IDDQ测试的测试图形生成方法。第 6节对深亚微米技术对IDDQ测试的影响以及测试中要注意的问题作了说明。

深亚微米槽栅PMOS结构对抗热载流子效应的影响

基于流体动力学能量输运模型 ,利用二维仿真软件 MEDICI对深亚微米槽栅 PMOS器件的结构参数 ,如凹槽拐角、负结深、沟道和衬底掺杂浓度对器件抗热载流子特性的影响进行了研究 ,并从器件物理机制上对研究结果进行了解释。研究发现 ,随着凹槽拐角、负结深的增大和沟道杂质浓度的提高 ,器件的抗热载流子能力增强。而随着衬底掺杂浓度的提高 ,器件的抗热载流子性能降低。结构参数影响了电场在槽栅 MOS器件的分布和拐角效应 ,从而影响了载流子的运动并使器件的热载流子效应发生变化。

深亚微米槽栅PMOSFET结构参数对其抗热载流子效应和短沟道抑制作用的影响

基于流体动力学能量输运模型 ,利用二维仿真软件 Medici对深亚微米槽栅 PMOS器件的结构参数 ,如凹槽拐角、负结深、沟道和衬底掺杂浓度对器件抗热载流子特性和短沟道效应抑制作用的影响进行了研究 .并从器件内部物理机理上对研究结果进行了解释 .研究发现 ,随着凹槽拐角、负结深的增大和沟道杂质浓度的提高 ,器件的抗热载流子能力增强 ,阈值电压升高 ,对短沟道效应的抑制作用增强 .而随着衬底掺杂浓度的提高 ,虽然器件的短沟道抑制能力增强 。

深亚微米pHEMT器件的建模

针对0.25μmpHEMT器件,建立了其小信号和非线性等效电路模型,采用窄脉冲测试技术提高了深亚微米器件的测试精度,采用改进的Materka模型提高了模型的模拟精度。已建立的两种0.25μmpHEMT模型已用于毫米波VCO和PA的设计中。

衬底掺杂浓度对深亚微米槽栅PMOSFET特性影响

基于流体动力学能量输运模型 ,利用二维器件仿真软件MEDICI,对衬底掺杂浓度不同的深亚微米槽栅PMOSFET特性进行了研究 ,并与相应平面器件的特性进行了对比 .研究发现 ,随着衬底掺杂浓度的提高 ,与平面器件相同 ,槽栅器件的阈值电压提高 ,漏极驱动能力降低 ,抗热载流子能力急剧退化 ;但与平面器件相比 ,槽栅器件的阈值电压受衬底杂质浓度影响较小 ;

面向工程的SoC技术及其挑战

系统集成芯片(SoC)是21世纪集成电路的发展方向,它以IP核复用技术、超深亚微米工艺技术和软硬件协同设计技术为支撑,是系统集成和微电子设计领域的一场革命。该文阐述了SoC的设计与验证、IP的开发与复用以及工程化SoC所面临的超深亚微米下的物理综合、软硬件协同设计、低功耗设计、可测性设计和可重用技术等方面的挑战。

单原子层沉积原理及其应用

传统的薄膜材料制造方法已不能满足未来元器件和集成电路制造的要求,原子层沉积技术由于具有精确的厚度控制、沉积厚度均匀性和一致性等特点,已成为解决微电子制造相关超薄膜材料制造问题的主要解决方法之一,也将成为新的纳米材料和纳米结构的制造方法之一。综述了原子层沉积技术的原理、技术设备要求和应用。

底层相关的VLSI高层次设计策略

在 VL SI系统设计、行为设计和逻辑设计过程中 ,未考虑到的与半导体制造工艺有关的因素 (如延迟、功耗问题等 )严重影响设计结果的性能 ,以至使物理设计结果的性能远离原来的设计目标 .针对这个问题 ,文中提出与底层有关的 VL SI高层次设计策略 ,将影响性能的底层参数和信息引入高层次设计中 。