基于时钟抖动流水线结构的高效率真随机数发生器

现代加密系统对密钥随机性的需求不断增加。使用时序抖动、热噪声、亚稳态等作为熵源的真随机数发生器,因其可以提供高质量的随机性成为该领域的研究热点。因此,提出一种可配置、轻量级、高效率的真随机数发生器。该发生器使用基于随机数学模型的设计方法,由差分构架的两级时钟抖动流水线组成。第一级流水线中两个环形振荡器在规定时间内累积抖动,第二级流水线利用近似相同的两个环形振荡器的微小周期差构建时间数字转换器,对第一级输出的高斯抖动进行量化,通过数字化模块输出随机比特。在时间数字转换器运行过程中,第一级流水线已经重新启动累积下一个阶段的抖动,减少了空闲时间,提高了真随机数的质量和效率。在Xilinx Atrix-7平台进行了验证,该结构的硬件资源仅消耗了25个LUTs和13个DFFs,获得高达32.55 Mb/s的吞吐量。

数字音频传输系统的时钟同步

归纳了数字音频传输系统中常用的时钟信号,针对常见的时钟同步问题提出相应解决方式及措施,主要探讨了同步时钟系统的主时钟选择、异步时钟系统间的信号互通及基于云平台的音视频同步技术,以及解决时钟抖动引起的量化误差的方法。

基于噪声分析的低抖动全数字锁相环的设计

设计了一个用于时钟产生的全数字锁相环（ADPLL），其数控振荡器（DCO）采用9级环形振荡器，每级延迟单元的延迟时间均是可调的，各级倒相器的尺寸经过精确设计。该电路基于SMIC0．13μm CMOS工艺，采用1．2V电源供电，整个芯片的面积为0．13485mm^2。示波器测试结果表明，锁相环的捕获频率范围为100-500MHz，输出频率为202．75MHz时，峰一峰值抖动为133ps，RMS抖动为46ps。

一种应用于TDC的低抖动延迟锁相环电路设计

本文采用双延迟线和防错锁控制结构,结合对电荷泵等关键模块版图对称性的匹配控制,设计了一种针对(Time-to-Digital Converter,TDC)应用的宽动态锁定范围、低静态相位误差延迟锁相环(Delay-Locked Loop,DLL)电路.基于TSMC 0.35μm CMOS工艺,完成了电路的仿真和流片验证.测试结果表明,DLL频率锁定范围为40MHz-200MHz;静态相位误差161ps@125MHz;在无噪声输入的理想时钟驱动下,200MHz频率点下的峰-峰值抖动最大为85.3ps,均方根抖动最大为9.44ps,可满足亚纳秒级时间分辨的TDC应用需求.

基于AD9516的宽带高动态数字中频系统采样时钟设计与应用

数字中频系统中高速ADC、DAC对采样时钟有着很高的要求,对此设计了一种新的基于AD9516的CDMA2000数字中频系统采样时钟合成方案。本文在提出该数字中频系统硬件方案的基础上,介绍了AD9516芯片及其在本系统中的具体应用,给出了MCU与AD9516数据通信方式和芯片主要寄存器配置内容,且详细分析了时钟相位噪声和时钟抖动的测试方法。最终在对基于此时钟方案制作出来的数字中频系统PCB板仔细调试之后,测试了时钟相噪与抖动以及整个系统SNR,整体指标达到设计要求。

利用ADC输出码密度测量时钟抖动的仿真研究

在已有的利用ADC采样研究时钟抖动基本模型的基础上,提出了利用ADC的输出码密度测量时钟抖动的修正模型.考虑了量化噪声的影响,利用信噪比关系,根据修正模型导出了最佳性能公式.最后通过MATLAB对这个修正模型进行了仿真验证,并指出可以利用修正模型对实际测量结果进行修正.

复接系统定时的数字提取技术及其性能

本文介绍了复接系统中数字定时提取电路的原理和结构，分析了数字定时提取电路输出定时的抖动特性，包括抖动幅度和抖动频率。同时，本文还分析了数字定时提取在数字复接系统中的应用，以及其对复接系统性能的影响。

米波雷达射频数字化接收系统实验研究

在雷达系统中,将数字化处理(A/D变换和D/A变换)尽量靠近天线即实现射频数字化接收系统是发展方向,也是实现全数字化雷达的关键技术。射频数字化接收技术简化了系统设计,降低了设备量,减小了系统的非线性失真。文中讨论了射频数字化接收系统研制中的关键技术,给出了实验结果。

信号串扰对高速模数转换器性能影响的分析

基于实际电路的模数转换系统建立性能分析模型,分析电路信号串扰对转换时钟的干扰,并对转换时钟在信号串扰和噪声影响下的模数转换性能进行研究,推导出有信号串扰时的时钟抖动的模数转换解析表达式,证明转换结果含有和串扰信号频率相关的无穷多项高次谐波分量,并会导致模数转换器性能降低。仿真结果证明了相关分析的正确性,通过试验进一步说明了电路信号串扰对模数转换结果的影响。

循环缓冲机制在DSP异步数据访问中的应用

目前,数字信号处理器(DSP)芯片被广泛应用于声频信号处理系统中,各种数据接口日趋复杂。在这些嵌入式程序设计中,经常需要在多个中断服务程序之间进行数据交互,然而在很多系统中这些中断的时钟源并不一致。由于时钟抖动使得这些中断的相对到来时刻不是固定的,导致数据传输的不可靠性。提出通过建立循环缓冲区来协调系统中异步数据的传输。该机制通过合理地选择循环缓冲区的长度,使得数据的读操作和写操作之间具有一定的延时,从而缓解了时钟抖动导致的数据丢失或覆盖问题。实验验证了该方法的有效性和稳健性。

全数字化PDH复接系统的设计

为了便于ＰＤＨ复接系统的集成和设备的小型化，以及改善系统的性能，本文介绍了复接系统中的几个主要部分（定时提取、码速调整、收端支路时钟恢复等）的数字化实现方法，还介绍了采用这些数字化方法的多功能复接专用集成电路———ＭＸＺＷ６８２３１。

采样时钟抖动、相噪与输出SNR关系研究

射频数字化技术是软件无线电接收机理想实现形式,并随着高速、高分辨ADC技术的飞速发展在雷达、通信、电子战领域得到了广泛的应用。由于采样时钟对射频信号的卷积效应和采样折叠效应,采样时钟的性能将直接决定输出信号的SNR。文章对射频数字化采样时钟抖动、相位噪声与输出SNR关系进行了研究、仿真和试验,给出了不同应用场合和需求下时钟对抖动、相位噪声的要求,可用于指导射频数字化采样时钟的设计。

DDS线性调频信号时钟抖动误差分析

直接数字频率合成(DDS)是产生线性调频(LFM)信号常用方法,时钟抖动是影响其信号质量的因素之一。从时域出发,建立了由时钟抖动引起的DDS输出误差模型,推导出了抖动引起的LFM信号信噪比理论预测公式。分析指出随着时钟频率的提高,时钟抖动对信噪比的影响更加明显;当时钟抖动低于10ps时,信噪比对时钟抖动的变化更为敏感。针对给定的信噪比要求和确知的LFM信号,给出了时钟抖动的限定公式,设计者可据此选择恰当的时钟源。最后,通过实验验证了理论推导的正确性。

贪婪型动态数字复接器设计与时延分析

为了节省信道资源,可以将多路不同速率、不同猝发时隙的数字信源复合为一路数据的异步数字复接器得到了广泛应用。为了尽最大可能降低源包数据传输时延、提高信道利用率,提出了一种贪婪型异步动态数字复接器的设计方案,并给出了各路信源的优先级调度策略。使用硬件描述语言对两种复接模型进行描述。在不同物理帧和两种信源模式下,通过Modelsim对贪婪型动态复接器和虚拟信道复接器进行了仿真对比。仿真结果表明,贪婪型动态复接的平均传输时延和时延抖动都优于虚拟信道复接,并能够更有效地节省信源缓存资源。

数字束流位置探测器系统的信噪比需求分析

以高能同步辐射光源(HEPS)对BPM提出的位置测量分辨率要求为出发点,介绍了BPM系统的整体架构并推导出BPM系统的信号链路中各级信号所需达到的信噪比;并根据ADC采样数据的信噪比需求,计算出ADC采样时钟的抖动需求;最后介绍了能够测量BPM信号信噪比和采样时钟抖动的BPM测试平台。各项结论可以作为判断BPM系统各部分能否达到HEPS工程要求的标准。

基于时钟树机制的超高速数字锁相放大系统

在超高速数字锁相系统中,虽然可以采用时间交替并行模数转换(Analog-to-digital converter,ADC)结构解决采样速率和采样精度的矛盾,但系统极易受各通道采样时钟抖动的影响。在分析采样时钟抖动与采样有效位数及动态范围关系的基础上,设计了一种基于时钟树机制的并联ADC交替采样结构的超高速数字锁相放大系统。实验结果表明,在相同的测试条件下,该系统比国外主流厂商的商用锁相放大器信噪比提高了约17.5 dB。

AD9516-3时钟设计及在中频数字系统中的应用

高速ADC(analog to digital converter,模/数转换器)对时钟质量的要求越来越高,为此介绍了一种基于时钟同步器与抖动清除器AD9516-3的低抖动时钟设计,并分析了时钟抖动对信噪比的影响,介绍了在中频数字接收机中AD9516-3的具体设计应用,引入了Signal Tap这种新的测试方法,最后测试了时钟性能,整体指标达到设计要求.

带通采样时钟沿抖动对解调性能的影响分析

在中频直接采样系统中,采样时钟的抖动问题是带通采样的一个关键问题。研究了带通采样时钟抖动对系统的影响,介绍了带通采样时钟沿抖动的产生极其直观影响,分析带通采样时钟沿抖动对解调性能的影响,并仿真验证了理论分析的正确性。结合典型的调制编码方式对带通采样时钟沿抖动范围提出了要求,为带通采样的设计及实现提供了依据。

基于直方图的数字化束流位置处理器检测方法

数字化束流位置处理器(DBPM)是基于北京正负电子对撞机(BEPCⅡ)和高能同步辐射光源(HEPS)等工程需求研发的束流位置测量核心设备之一。针对DBPM模拟数字转换(ADC)模块的批量测试需求,提出了用直方图检验ADC性能的方法。直方图的形状可确定ADC的锁相功能和输入信号幅值。使用分离算法获取直方图中每个峰对应的数据,并计算统计量。建立每个峰的统计量与时钟抖动和信噪比(SNR)的映射关系。分别用仿真和实验的方式验证该方法的有效性。直方图法是一种简单、快速且准确的测量DBPM-ADC性能的方法,该方法已植入DBPM自动测试平台,成功应用于DBPM产品的批量检测。

数字电视时钟恢复和减小PCR抖动影响的方法

讨论了MPEG-2标准中PCR字段在数字电视接收系统中的作用和本地时钟的恢复方法,提出了一种基于数字电视芯片PLM3K平台的系统时钟恢复和减小PCR抖动影响的软件解决方案,具有较高的工程应用价值。