基于等效噪声模型的数字锁相环环路参数确定方法

理想情况下,数字锁相环(DPLL)的环路参数可以通过直接计算输入原子钟与压控振荡器(VCO)的相位噪声功率谱交点来确定.但该方法不能考虑到锁相环(PLL)其他模块的噪声,这会导致输出性能恶化.针对这一问题,文中从PLL模型出发,基于PLL环路传递函数和幂律谱模型,提出PLL模块噪声的等效方法.该方法将PLL各模块噪声分别等效到输入和VCO的相位噪声上,使得PLL的噪声传递模型只含有等效输入噪声和等效VCO噪声.然后可以直接计算两者相位噪声交点并设置合理的环路参数.通过该方法确定的环路参数可以充分结合输入原子钟信号和VCO信号的相位噪声和频率稳定度特性,弥补了直接计算交点法不能考虑模块噪声的缺点.实验表明:文中方法所选择的环路参数能使得输出信号具备良好的稳定度,可以为应用于净化原子钟信号的数字锁相装置环路参数的确定提供理论指导.

一种高性能数字锁相环的研究与设计

锁相环在通信导航领域发挥着至关重要的作用,而由于数字锁相环相比传统模拟锁相环具有设计容易,性能稳定,更好兼容其它数字系统的优势,正获得越来越广泛的关注与研究。文章采用类似双线性变换的方法提出了一种高性能的数字锁相环设计方案。针对此方案结合各模块的理论模型详细推导了该锁相环的Z域传递函数,并对锁相环的动态跟踪性能和噪声抑制性能进行了重点的仿真分析。仿真结果表明本方案的数字锁相环可以实现高的动态跟踪能力,也能获得良好的噪声抑制水平,可以应用于工程实践。

数字锁相环的相位噪声分析

随着信息化社会的发展,数字锁相环越发受研发人员的重视。而相位噪声是衡量数字锁相环性能的关键技术,更是研究的重点。介绍数字锁相环的组成结构和工作原理,建立环路各个模块的相位噪声模型,从闪烁噪声和白噪声的特性入手,定性分析相位噪声的影响因素,并针对电荷泵增益和环路滤波器阻抗对锁相环电路相位噪声的影响进行了仿真,进一步验证了分析结果,为设计高性能的数字锁相环提供理论基础。

数字锁相环的参数设计及其应用

数字锁相环路(DPLL)是数字相干解调技术的核心。根据锁相环理论,分析了在最小等效噪声带宽、最小相位均方误差以及最短锁定时间三种意义上的参数优化设计方案,并给出了简明的、具有一定工程指导意义的结果。该结果在应用了Intel公司解调芯片STEL-2105的系统中获得了具体应用。