基于电流模结构的超宽带无源混频器设计

采用SMIC 55 nm CMOS工艺,提出基于电流模结构的2~8 GHz超宽带高线性度直接下变频无源混频器结构.本设计主要结构为低噪声跨导放大器(low noise transconductance amplifier,LNTA)驱动I/Q两路电流模无源混频器,负载为低输入阻抗的跨阻放大器(trans-impedance amplifier,TIA),即LNTA-Passive Mixer-TIA结构.LNTA采用电容交叉耦合以及双端正反馈结构,解决阻抗匹配以及噪声等关键参数的折中问题.整个接收机链路获得较好的线性度及噪声性能,对于电源电压以及衬底噪声的鲁棒性也有所提升.后仿结果表明,在电源电压1.2 V情况下,射频输入信号频率为2~8 GHz,1 dB压缩点为−5.5 dBm,带内输入三阶交调点为−1 dBm,整体噪声系数为4 dB,核心版图面积为0.12 mm^(2).

基于SiGe BiCMOS W波段混频器设计

基于130nm SiGe BiCMOS工艺,本文采用双吉尔伯特单元结构设计了一款高线性度的下变频混频器。在混频器的跨导级加入退化电感提高混频器的线性度,并且在中频输出端使用有源双转单电路,实现单端输出并提供增益。版图仿真结果表明,在本振功率为4dBm时,转换增益为4.89dB,噪声系数为15.44dB,在本振信号为90G,射频信号为91G时,输入1dB压缩点P1dB为-0.02dBm,在3.3V的工作电压下,工作电流为14.1mA,功耗为46.53mW。

一种电流注入式零中频正交混频器

设计了一种用于900MHz RFID阅读器的零中频正交下变频混频器,该混频器采用共跨导级正交结构,并利用电流注入技术减小噪声,在UMC0.18μmCMOS工艺下实现。整个芯片分为三部分,混频器、带隙基准以及缓冲器,总面积为1.1mm2。混频器在1.8V电压下消耗电流3.7mA,带宽范围880～940MHz,增益16.42dB,三阶截点为-4.625dBm,在100kHz处噪声系数为15.2dB。芯片能够达到阅读器的性能要求。

低噪声和高增益CMOS下变频混频器设计

设计并实现了一个用于GPS接收机射频前端的CMOS下变频混频器。基于对有源混频器的噪声机制的物理理解,电路中采用了噪声消除技术,以减少Gilbert型混频器中开关管的闪烁噪声,并引入一个额外的电感与开关对共源节点的寄生电容谐振,改善整个电路的噪声系数和转换增益等关键性能指标。电路采用TSMC0.25μm RF CMOS工艺实现,SSB噪声系数为7dB,电压转换增益为10.4dB,输入1dB压缩点为-22dBm,且输入阻抗匹配良好,输入反射系数为-17.8dB。全差分电路在2.5V供电电压下的功耗为10mW,可满足GPS接收机射频前端对低噪声、高增益的要求。

数字下变频的设计及其在FPGA中的实现

分析数字下变频结构及其实现方法,重点研究如何基于FPGA实现数字下变频的功能,并通过仿真分析验证该实现方法的正确性。结果表明,该实现方法可用于各类数字通信系统中频信号的数字下变频处理,具有一定的实用价值。

2.4GHz 0.35μm CMOS Gilbert下变频器

利用0 35μm CMOS工艺实现了一种用于低中频接收机的Gilbert型下变频器.其中,混频器的输出级采用折叠级联输出,射频信号、本振信号和中频信号的频率分别为2 452GHz,2 45GHz和2MHz.测试表明:在3 3V电源电压条件下,整个混频器电路消耗的电流约为4mA,转换增益超过6dB,输入1dB压缩点约为-11dBm.

K波段低噪声集成片上CMOS接收前端设计

基于TSMC 90nm CMOS工艺,设计实现K波段片上集成CMOS接收前端.接收前端由两级差分共源共栅结构低噪声放大器、双平衡吉尔伯特单元结构下变频混频器组成.射频输入、本振输入以及模块间采用片上巴伦进行匹配.测试结果表明,在射频输入频率23.2GHz时,转换增益为27.6dB,噪声系数为3.8dB,端口隔离性能良好,在电源电压为1.2V下,功耗为35mW,芯片面积为1.45×0.60mm^2.

一种正交数字下变频器的高效改进结构

针对传统正交数字下变频器结构计算效率低,首先介绍一种基于混频器后置的改进方法,该方法只能使得计算效果提高1/2N,接着在此基础上利用多相滤波法对混频器后置法进行进一步改进,从而大大减少了数字下变频器的运算量,使得计算效率提高了K倍。最后对上述各种正交数字下变频方法进行算法仿真和计算效率分析对比,结果表明经过混频器后置法与多相滤波法综合改进后的数字正交下变频算法计算效率高,实现效果良好。

2.45 GHz有源标签接收机中的下变频混频器

设计了一种用于2.45GHz有源标签接收机的低中频正交下变频混频器。改进了传统的吉尔伯特结构,采用了共享跨导正交结构和电流注入技术,以提高混频器的增益,减小混频器的噪声。该混频器采用UMC 0.18μm CMOS工艺设计。仿真结果表明,该混频器在1.8V电压下,电流消耗为3.1mA,转换增益为17.18dB,输入1dB压缩点Pin-1dB与输入3阶截点IIP3分别为-13.5dBm,-3.23dBm,在2MHz中频下的噪声系数为14dB。

GNSS多频通用射频模块设计与实现

多个全球导航卫星系统(GNSS)已经投入使用,卫星导航接收机的研发呈现出多频多模融合的特点。多系统多频点的设计对射频前端的设计提出了挑战。为了能让射频模块可以利用软件控制且满足多系统多频点的系统需求,采用AD8347与SI4133设计出灵活设置频点的多频通用射频前端模块。根据SI4133的要求设计外部电感,完成通用射频模块的设计。多频通用模块通过与接收机基带处理平台的搭配,实现多系统多频点的卫星信号处理;通过合理设置中频滤波器参数与本振频率,L1,B1这两个相近的频点可以实现同时变频处理。经过验证,该多频通用射频模块可满足GPS L1、北斗B1/B3、GLONASS L1单点定位的需求,并可应用于RTK接收机中实现厘米级的定位。

下压式多段混合搅拌槽的实验研究

用饱和NaCl溶液作示踪剂,计算机动态数据采集,研究了0.65L下压式多段混合搅拌槽(DPSTMM)流通截面放大25倍、体积放大100倍后轴向扩散、混合时间准数以及单位体积能耗等的变化。对放大后的DPSTMM,在煤油/辛醇(体积比10:1)-醋酸-水体系中,应用串级萃取原理分析了实验测定的总效率,计算出了不同混合段数时的总传质系数K_(od)α。结果表明DPSTMM具有良好的流体力学性能和传质性能。

直接变频超宽带接收机中的低压折叠开关混频器

提出了一种新型的应用于直接变频超宽带接收机中的低压折叠开关混频器.给出了混频器电路拓扑结构,输入宽带匹配网络采用并联电阻的形式,跨导级采用电流复用技术的CMOS反相器,跨导级和开关级通过电容交流耦合,用LC谐振网络替代传统电流源.分析了改善混频器线性度、增益和噪声性能的方法.使用中芯国际0.13μm CMOS工艺制造芯片,测试结果表明,在电源电压为1 V,功耗为5.1 mW时,得到了非常好的线性度,输入三阶互调截点(IIP3)为10.20 dB(mW量级),同时功率增益为-4.2 dB,单边带噪声系数为12.8 dB.

一种低噪声、高增益的直接下变频混频器

针对零中频接收机的应用,提出了一种低噪声、高增益的直接下变频混频器,并用0.25μmCMOS工艺实现。这种混频器结构采用电流复用注入技术,并且在开关管的共源端并联了一个谐振电感。电流复用注入提高了转换增益;谐振电感消除了共源端的寄生电容,抑制了射频信号的泄漏,减小了由间接开关机理产生的闪烁噪声。仿真得到这个混频器输出1/f噪声的拐点频率小于100kHz。在2.645GHz的射频输入下,测试得到的转换增益为15.5dB,输入三阶交调点为-3.8dBm,在中频1M处的单边带噪声系数为9.2dB。

24GHz高线性低功耗CMOS混频器的设计

采用一种新颖的前馈补偿差分跨导结构和LC-tank折叠共源共栅技术设计了一种适用于汽车防撞雷达系统前端的24 GHz高线性低功耗CMOS下变频混频器,详细分析了Gilbert单元混频器的线性度指标和其优化技术。该混频器工作电压为1.8 V,射频信号为24.0 GHz,中频信号为100 MHz,采用TSMC 0.18μm RF CMOS工艺实现了电路仿真和版图的设计,仿真结果表明:该混频器IIP3可达4 dBm,增益为-9.2 dB,功耗为5.7 mW。

基于PSO的高线性四次分谐波下变频混频器设计

在介绍分谐波混频器的原理基础上,提出一种以粒子群算法作为全局搜索算法,以性能参数作为评估的混频器电路优化方法,利用ADS软件设计出一种本振为23 GHz,射频为92～94 GHz下的变频器电路,应用CST软件优化脊波导微带过渡结构,实现了W波段的信号到混频器射频端的引导。优化算法可以快速得到优化结果,仿真结果表明该下变频器的变频差损小于15dB,1dB压缩点较高,具有良好的线性度。

一种K波段高增益低噪声折叠式双平衡混频器

基于130nm RF CMOS工艺,设计了一种适用于K波段的高增益低噪声折叠式下变频混频器。采用折叠式双平衡电路结构,混频器的跨导级和开关级可以在不同的偏置条件下工作,为优化两级的噪声提供了极大的自由度。采用电流复用技术,混频器的转换增益和噪声系数得以显著改善。后仿真结果表明,该混频器在本振功率为-3dBm时,实现了27.8dB的转换增益和7.36dB的噪声系数。在射频信号为24GHz处的输入1dB压缩点P_(1dB)为-18.8dBm,本振端口对射频端口的隔离度大于60.2dB。该电路工作于1.5V的电源电压,总直流电流为12mA,功耗为18mW。该混频器以适中的功耗获得了极高的整体性能,适用于低功耗、低噪声24GHz雷达接收机。

TD-LTE多带宽数字下变频设计与FPGA实现

分时长期演进(TD-LTE)系统为了满足各种环境的需要,支持6种不同的带宽和基带速率。为了满足TD-LTE系统多带宽和多速率的要求,设计了一种兼容TD-LTE多带宽和多速率的多带宽数字下变频方案。方案中采用了时分复用技术、抽取滤波的合理搭配和高性能滤波器实现了资源优化和输出信号的高信噪比。此外,对数字混频器和抗混叠滤波器进行改进,设计出了基于坐标旋转数字计算法(CORDIC)的流水线型混频器和高速并行可配置滤波器。软件仿真和硬件测试证明了TD-LTE多带宽数字下变频的正确性,且具有灵活性、高性能和低资源消耗的特点以及较高的工程实用价值。

宽带数字下变频器的高效实现结构

数字下变频器是宽带数字接收机的关键组成部分,由于其混频和滤波的速率很高,因而很难基于经典的结构实现。为了有效降低数字下变频器中的乘法速率,在多相滤波的基础上,提出了3种宽带数字下变频器结构,分别是混频器后置结构、最小公倍数结构和二次变频结构。详细分析了它们的设计原理和关键参数的选取方法。当抽取率为D时,将混频和滤波的乘法速率降为采样率的1/D。设计实例和仿真结果证明这3种结构是有效的。采用FPGA分别实现了3种宽带数字下变频器,评估了其硬件资源消耗情况,二次变频结构具有最高的实现效率。

小型化K波段下变频组件的设计

介绍了一种K波段下变频组件的集成设计,主要研究了有源二倍频器、增益放大器、混频器和带通滤波器等部件。利用ADS设计软件,在分别对上述部件进行设计、仿真的基础上,完成了对下变频组件的集成仿真计算,计算结果较好地满足了组件的电性能要求,组件版图尺寸为47.5 mm×28 mm,达到小型化设计要求。

高线性度的CMOS下变频混频器的设计

采用正交反馈的跨导级设计了一种基于数字电视调谐芯片中的高线性度的下变频混频器,该混频器在3.3V的工作电压下,采用改进的Gilbert单元,使用基于Chartered0.25μm标准CMOS工艺进行流片测试,结果表明该混频器IIP3可达到15dBm,增益达到9dB。