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Study on electrostatic discharge(ESD)characteristics of ultra-thin dielectric film
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作者 Ronggang WANG Yurong SUN +1 位作者 Liuliang HE Jiting OUYANG 《Plasma Science and Technology》 SCIE EI CAS CSCD 2022年第4期89-95,共7页
Electrostatic discharge(ESD)event usually destroys the electrical properties of dielectric films,resulting in product failure.In this work,the breakdown characteristic of machine mode(MM)ESD on three different nano si... Electrostatic discharge(ESD)event usually destroys the electrical properties of dielectric films,resulting in product failure.In this work,the breakdown characteristic of machine mode(MM)ESD on three different nano size films of head gimble assemble are obtained experimentally.The breakdown voltage and thickness parameters show a positive proportional relationship,but they are generally very low and have large discrete characteristics(~30%).The maximum and minimum breakdown voltages of the tested samples are 1.08 V and 0.46 V,which are far lower than the requirement of the current standard(25 V).In addition,the judgment criterion of product damage is given,and the relationship between discharge voltage polarity,initial resistance and breakdown voltage is studied.Finally,the theoretical analysis of the breakdown characteristic law has been given. 展开更多
关键词 ultra-thin dielectric film electrostatic discharge(esd) machine model
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Enhanced gated-diode-triggered silicon-controlled rectifier for robust electrostatic discharge (ESD) protection applications
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作者 Wenqiang Song Fei Hou +2 位作者 Feibo Du Zhiwei Liu Juin JLiou 《Chinese Physics B》 SCIE EI CAS CSCD 2020年第9期559-563,共5页
A robust electron device called the enhanced gated-diode-triggered silicon-controlled rectifier (EGDTSCR) for electrostatic discharge (ESD) protection applications has been proposed and implemented in a 0.18-μm 5-V/2... A robust electron device called the enhanced gated-diode-triggered silicon-controlled rectifier (EGDTSCR) for electrostatic discharge (ESD) protection applications has been proposed and implemented in a 0.18-μm 5-V/24-V BCD process. The proposed EGDTSCR is constructed by adding two gated diodes into a conventional ESD device called the modified lateral silicon-controlled rectifier (MLSCR). With the shunting effect of the surface gated diode path, the proposed EGDTSCR, with a width of 50 μm, exhibits a higher failure current (i.e., 3.82 A) as well as a higher holding voltage (i.e., 10.21 V) than the MLSCR. 展开更多
关键词 electrostatic discharge(esd) enhanced gated-diode-triggered silicon-controlled rectifier(EGDTSCR) modified lateral silicon-controlled rectifier(MLSCR) failure current holding voltage
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Structure-dependent behaviors of diode-triggered silicon controlled rectifier under electrostatic discharge stress 被引量:1
3
作者 张立忠 王源 何燕冬 《Chinese Physics B》 SCIE EI CAS CSCD 2016年第12期507-513,共7页
The comprehensive understanding of the structure-dependent electrostatic discharge behaviors in a conventional diode-triggered silicon controlled rectifier (DTSCR) is presented in this paper. Combined with the devic... The comprehensive understanding of the structure-dependent electrostatic discharge behaviors in a conventional diode-triggered silicon controlled rectifier (DTSCR) is presented in this paper. Combined with the device simulation, a mathematical model is built to get a more in-depth insight into this phenomenon. The theoretical studies are verified by the transmission-line-pulsing (TLP) test results of the modified DTSCR structure, which is realized in a 65-nm complementary metal-oxide-semiconductor (CMOS) process. The detailed analysis of the physical mechanism is used to provide predictions as the DTSCR-based protection scheme is required. In addition, a method is also presented to achieve the tradeoff between the leakage and trigger voltage in DTSCR. 展开更多
关键词 electrostatic discharge (esd diode-triggered silicon controlled rectifier (DTSCR) transmission-line-pulsing (TLP) mathematical modeling
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A novel diode string triggered gated-Pi N junction device for electrostatic discharge protection in 65-nm CMOS technology 被引量:1
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作者 张立忠 王源 +2 位作者 陆光易 曹健 张兴 《Chinese Physics B》 SCIE EI CAS CSCD 2015年第10期594-598,共5页
A novel diode string-triggered gated-Pi N junction device, which is fabricated in a standard 65-nm complementary metal-oxide semiconductor(CMOS) technology, is proposed in this paper. An embedded gated-Pi N junction... A novel diode string-triggered gated-Pi N junction device, which is fabricated in a standard 65-nm complementary metal-oxide semiconductor(CMOS) technology, is proposed in this paper. An embedded gated-Pi N junction structure is employed to reduce the diode string leakage current to 13 n A/μm in a temperature range from 25°C to 85°C. To provide the effective electrostatic discharge(ESD) protection in multi-voltage power supply, the triggering voltage of the novel device can be adjusted through redistributing parasitic resistance instead of changing the stacked diode number. 展开更多
关键词 electrostatic discharge (esd gated-PiN junction diode string parasitic resistance redistribution
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高压GGNMOS器件结构及工艺对ESD防护特性的影响
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作者 傅凡 万发雨 +1 位作者 汪煜 洪根深 《固体电子学研究与进展》 CAS 2024年第2期178-182,共5页
基于高压CMOS工艺,对高压栅极接地N型金属氧化物半导体(Highvoltagegrounded-gate N-metal-oxide-semiconductor, HV-GGNMOS)的静电放电(Electrostatic discharge, ESD)防护性能进行研究。由于强折回特性以及失效电流低,HV-GGNMOS在实... 基于高压CMOS工艺,对高压栅极接地N型金属氧化物半导体(Highvoltagegrounded-gate N-metal-oxide-semiconductor, HV-GGNMOS)的静电放电(Electrostatic discharge, ESD)防护性能进行研究。由于强折回特性以及失效电流低,HV-GGNMOS在实际应用中受到限制。本文通过计算机辅助设计技术仿真及传输线脉冲实验研究了工艺参数及版图结构对器件ESD防护性能的影响。结果表明,增加漂移区掺杂浓度可以有效提高器件失效电流;加强体接触和增加漂移区长度可以提高器件的维持电压,但失效电流会有所下降,占用版图面积也会更大。 展开更多
关键词 静电放电防护 栅极接地NMOS 维持电压 失效电流
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医用电气设备静电放电(ESD)抗扰度试验分析
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作者 刘鹏 俞磊 林蒙 《品牌与标准化》 2024年第2期184-187,共4页
本文介绍了静电放电(ESD)的形成机理、放电模型以及耦合方式,创新性地从静电放电(ESD)耦合路径入手,对静电放电(ESD)的干扰机理和抑制对策进行研究。根据电磁兼容(EMC)中静电放电(ESD)的理论研究和试验方法,针对耦合路径设计整改对策,... 本文介绍了静电放电(ESD)的形成机理、放电模型以及耦合方式,创新性地从静电放电(ESD)耦合路径入手,对静电放电(ESD)的干扰机理和抑制对策进行研究。根据电磁兼容(EMC)中静电放电(ESD)的理论研究和试验方法,针对耦合路径设计整改对策,确保整改对策的有效性和可复现性,以此提高静电放电(ESD)整改成功率。 展开更多
关键词 静电放电(esd) 传导性静电放电(esd)耦合 辐射性静电放电(esd)耦合 电磁兼容(EMC) 医用电气设备
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Electrical model and experimental analysis of a double spiral structure surface dielectric barrier discharge
7
作者 Simin ZHOU Xiutao HUANG Minghai LIU 《Plasma Science and Technology》 SCIE EI CAS CSCD 2019年第6期106-114,共9页
A surface dielectric barrier discharge (SDBD) can discharge at atmospheric pressure and produce a large area of low-temperature plasma.An SDBD plasma reactor based on the double spiral structure is introduced in this ... A surface dielectric barrier discharge (SDBD) can discharge at atmospheric pressure and produce a large area of low-temperature plasma.An SDBD plasma reactor based on the double spiral structure is introduced in this paper.To study the discharge mechanism of SDBD,an equivalent circuit model was proposed based on the analysis of the micro-discharge process of SDBD.Matlab/Simulink is used to simulate and compare the voltage-current waves,Lissajous and discharge power with the experimental results.The consistency of the results verifies the validity of the SDBD equivalent circuit model.Maxwell software based on the finite elements method is used to analyze the electrostatic field distribution of the device,which can better explain the relationship between the discharge image and the electrostatic field distribution.The combination of equivalent circuit simulation and electrostatic field simulation can provide better guidance for optimizing a plasma generator.Finally,the device is used to treat PM2.5 and formaldehyde.The test results show that the degradation rate of PM2.5 can reach 78% after 24 min,and formaldehyde is about 31.5% after 10m in of plasma treatment. 展开更多
关键词 surface DIELECTRIC BARRIER dischargE (SDBD) electrical model electrostatic field simulation air POLLUTANT
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系统级ESD对IC的影响研究
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作者 周一 兰孟华 《电子质量》 2023年第4期48-52,共5页
随着电子产品复杂度的提高及高速化通讯应用场景的广泛存在,静电放电敏感性的问题日益突出,主要表现为集成电路出现的一系列软失效和硬失效现象,包括卡死、复位、重启甚至损坏等。主要研究了系统级静电放电对集成电路的影响。首先,介绍... 随着电子产品复杂度的提高及高速化通讯应用场景的广泛存在,静电放电敏感性的问题日益突出,主要表现为集成电路出现的一系列软失效和硬失效现象,包括卡死、复位、重启甚至损坏等。主要研究了系统级静电放电对集成电路的影响。首先,介绍了静电放电的原理及其测试标准;其次,研究了芯片侧瞬态静电过电压的抓取方式;然后,对应用于不同电路设计的静电防护能力的优劣进行了评估并对比了芯片侧的静电干扰电压水平;最后,验证分析了USB接口不同的接地设计方式和静电放电施加方式对集成电路甚至系统的影响。 展开更多
关键词 集成电路 静电放电 接触放电 空气放电
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静电放电模拟器近区辐射电场的测量研究
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作者 李红延 白冰 +1 位作者 林浩宇 黄攀 《安全与电磁兼容》 2024年第4期32-37,98,共7页
静电放电(ESD)是电磁兼容领域的关键测试项目。为在近区获得更多可供参考的ESD辐射电场实测数据,建立了ESD辐射电场测量系统,测量并研究了四个厂家的主流ESD模拟器在接触放电模式下产生的辐射电场。实验结果表明,不同试验等级ESD辐射电... 静电放电(ESD)是电磁兼容领域的关键测试项目。为在近区获得更多可供参考的ESD辐射电场实测数据,建立了ESD辐射电场测量系统,测量并研究了四个厂家的主流ESD模拟器在接触放电模式下产生的辐射电场。实验结果表明,不同试验等级ESD辐射电场波形参数与IEC 61000-4-2:2008中的参考值一致,测量结果准确;在严格控制实验条件的情况下,电场峰值和上升时间的重复性可以得到保证,且电场峰值的重复性优于上升时间的重复性;不同型号的ESD模拟器在电流波形都符合IEC 61000-4-2:2008限值的情况下,辐射电场的波形存在更大差异,早日实现ESD辐射电场的准确、可靠测量并规范其测量方法及其限值十分必要。 展开更多
关键词 静电放电 辐射场 电场 时域测量 近场
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基于高分子电压诱导变阻膜的全PCB抗脉冲防护
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作者 刘辉 吴丰顺 +4 位作者 武占成 龚德权 王晶 胡元伟 马浩轩 《印制电路信息》 2024年第1期21-25,共5页
随着芯片集成度的不断提高,内部互连导线间距越来越小,器件更易在静电作用下受到损害。为提高印制电路板(PCB)在实际应用中抗静电放电(ESD)和电磁脉冲(EMP)的能力,制作了一种高分子电压诱导变阻膜,将其嵌入PCB中形成脉冲吸收网络,使全... 随着芯片集成度的不断提高,内部互连导线间距越来越小,器件更易在静电作用下受到损害。为提高印制电路板(PCB)在实际应用中抗静电放电(ESD)和电磁脉冲(EMP)的能力,制作了一种高分子电压诱导变阻膜,将其嵌入PCB中形成脉冲吸收网络,使全板具备抗瞬变脉冲能力,实现对ESD和EMP的全系统防护。ESD防护实测结果表明,对比普通PCB,全抗脉冲PCB对静电脉冲有更快的响应速度和更高的释放效率;传输线脉冲(TLP)测试结果表明,采用电压诱导变阻膜的PCB中每一点都具有过电压脉冲吸收能力,电流泄放能力可达50 A以上。 展开更多
关键词 静电放电(esd) 传输线脉冲(TLP)测试 电磁脉冲(EMP) 变阻膜
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一种新的BMM-ESD电流解析式计算方法 被引量:6
11
作者 周峰 徐丹 +4 位作者 黄久生 高攸纲 刘素玲 王喜芹 汪朗峰 《高电压技术》 EI CAS CSCD 北大核心 2007年第5期62-64,142,共4页
为进一步发展BMM-ESP电流的电路建模求解法,分析了静电放电测试环境在实际放电测试过程中的寄生参量并建立了一个9元件ESD电路模型,求得了电流在复频域的表达式,进而通过拉普拉斯反变换解得了BMM-ESD电流时域解析式。计算验证了实测BMM-... 为进一步发展BMM-ESP电流的电路建模求解法,分析了静电放电测试环境在实际放电测试过程中的寄生参量并建立了一个9元件ESD电路模型,求得了电流在复频域的表达式,进而通过拉普拉斯反变换解得了BMM-ESD电流时域解析式。计算验证了实测BMM-ESD电流复频域表达式极点分布的规律:共6个极点都位于复频域的左半平面,含2对共轭复数和2个实数,从而概括出BMM-ESD电流时域解析式的一般形式。算例表明,电流解析式符合IEC规定,吻合实测波形,尤其能够有效描述实际ESD波形中常见的非标准现象:位于第1峰值与第2峰值间的寄生振荡。 展开更多
关键词 静电放电 电路模型 寄生振荡 拉普拉斯反变换 解析式 计算
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ESD发生器开关动作对抗扰度试验的影响 被引量:5
12
作者 贺其元 刘尚合 +1 位作者 孙国至 陈京平 《高电压技术》 EI CAS CSCD 北大核心 2007年第6期93-96,共4页
分析了人体-金属静电放电(ESD)发生器开关动作的基本过程;说明了在ESD抗扰度试验中ESD发生器开关动作的影响。通过空气放电模拟测试装置测量并记录了ESS-200 AX、SANKI NS61000-2A和NSG-435 3种ESD发生器开关动作的影响。由小环耦合电... 分析了人体-金属静电放电(ESD)发生器开关动作的基本过程;说明了在ESD抗扰度试验中ESD发生器开关动作的影响。通过空气放电模拟测试装置测量并记录了ESS-200 AX、SANKI NS61000-2A和NSG-435 3种ESD发生器开关动作的影响。由小环耦合电压的测量研究了ESD发生器开关动作产生的辐射场。结果表明,使用不同的ESD发生器开关动作的影响程度不一样,且使用相同的ESD发生器开关闭合和开关释放的影响存在差异。对小环耦合电压的频谱分析表明,开关动作会产生频谱范围较宽的电磁骚扰,影响对高速逻辑器件的ESD抗扰度试验。在进行ESD抗扰度试验时,需考虑ESD辐射场,尤其需要降低或控制ESD发生器开关动作产生的辐射场。 展开更多
关键词 静电放电 开关 耦合 辐射场 频谱 抗扰度试验
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ESD辐射场的计算及对传输线的耦合研究 被引量:11
13
作者 周星 魏光辉 张希军 《高电压技术》 EI CAS CSCD 北大核心 2008年第4期670-673,共4页
为分析静电放电的辐射场及其对传输线与负载终端的影响,采用了一种基于脉冲函数的静电放电电流波形解析表达式计算了静电放电电磁脉冲辐射场并给出了近场和远场波形。结果表明放电电场包括由初始电荷引起的静电场和由放电电流引起的辐射... 为分析静电放电的辐射场及其对传输线与负载终端的影响,采用了一种基于脉冲函数的静电放电电流波形解析表达式计算了静电放电电磁脉冲辐射场并给出了近场和远场波形。结果表明放电电场包括由初始电荷引起的静电场和由放电电流引起的辐射场,在放电电极附近,静电场远大于辐射场,但静电场随空间距离衰减得很快,在远区场主要由放电电流引起的辐射场。利用传输线理论建立静电放电场对电长导线的耦合计算模型得出了静电放电辐射场在线上的感应电压和感应电流计算方程。 展开更多
关键词 静电放电(esd) 电磁脉冲(EMP) 近场 远场 传输线 耦合
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高频小功率硅双极器件ESD潜在失效的无损检测方法 被引量:6
14
作者 杨洁 殷中伟 +2 位作者 张希军 王振兴 武占成 《高电压技术》 EI CAS CSCD 北大核心 2011年第1期164-169,共6页
目前国内外研究人员多集中于研究MOS器件和GaAs器件的静电放电(ESD)潜在性失效,而对高频小功率硅双极晶体管的静电放电潜在性失效则研究较少。为此,参考国内外研究人员的研究结果,选择采用高温反偏法、低频噪声法以及电参数测量法来对... 目前国内外研究人员多集中于研究MOS器件和GaAs器件的静电放电(ESD)潜在性失效,而对高频小功率硅双极晶体管的静电放电潜在性失效则研究较少。为此,参考国内外研究人员的研究结果,选择采用高温反偏法、低频噪声法以及电参数测量法来对高频小功率硅双极晶体管静电放电潜在性失效的无损检测方法进行了较为细致的分析研究。通过详细比较后可以确定,高温反偏法和低频噪声法均不能用来检测高频小功率硅双极晶体管的静电放电失效,也就更不能用来检测判别此类器件的静电放电潜在性失效。最后,通过对多个电参数的测量与对比发现,高频小功率硅双极晶体管集电极-基极反偏结漏电流的大范围变化可以表征此类器件静电放电潜在性失效的存在。 展开更多
关键词 静电放电(esd) 潜在性失效 硅双极晶体管 检测方法 高频小功率 低频噪声 漏电流
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纳米尺度超低漏电ESD电源钳位电路研究 被引量:2
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作者 王源 张雪琳 +3 位作者 曹健 陆光易 贾嵩 张钢刚 《北京大学学报(自然科学版)》 EI CAS CSCD 北大核心 2014年第4期595-599,共5页
提出一种新型超低漏电ESD电源钳位电路。该电路采用具有反馈回路的ESD瞬态检测电路,能够减小MOS电容栅极–衬底之间电压差,降低电路的泄漏电流,抑制ESD泄放器件的亚阈值电流。65 nm CMOS工艺仿真结果表明,在电路正常上电时,泄漏电流只有... 提出一种新型超低漏电ESD电源钳位电路。该电路采用具有反馈回路的ESD瞬态检测电路,能够减小MOS电容栅极–衬底之间电压差,降低电路的泄漏电流,抑制ESD泄放器件的亚阈值电流。65 nm CMOS工艺仿真结果表明,在电路正常上电时,泄漏电流只有24.13 nA,比传统ESD电源钳位电路的5.42μA降低两个数量级。 展开更多
关键词 静电放电 泄漏电流 电源钳位电路 亚阈值电流
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小规模在线演化组合电路的ESD主动防护特性 被引量:3
16
作者 满梦华 原亮 +3 位作者 巨政权 常小龙 施威 谢方方 《高技术通讯》 CAS CSCD 北大核心 2012年第10期1077-1082,共6页
利用电磁环境效应实验与行为级失效建模方法,研究了在线演化组合逻辑电路的静电放电(ESD)主动防护特性。首先,基于内进化虚拟重配置技术和笛卡儿遗传编码思想,提出了一种门级在线可重构组合电路系统模型,结合非支配多目标演化算... 利用电磁环境效应实验与行为级失效建模方法,研究了在线演化组合逻辑电路的静电放电(ESD)主动防护特性。首先,基于内进化虚拟重配置技术和笛卡儿遗传编码思想,提出了一种门级在线可重构组合电路系统模型,结合非支配多目标演化算法和演化策略实现了组合电路的多目标演化设计方法。进而,参照国际电工委员会静电放电抗扰度测试标准分析了电路单元的受扰规律并建立了行为级失效模型。最后,选择2位乘法器、2位加法器及北卡罗莱纳微电子中心(MCNC)基准库中的小规模组合逻辑电路为对象,在多种ESD干扰环境下实验证明了演化电路具有高可靠和强容错的主动防护特性。 展开更多
关键词 电磁防护仿生 静电放电(esd) 组合逻辑 演化电路 主动防护
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带电器件模型静电放电等效仿真电路与计算分析
17
作者 夏敏峰 张宇 +2 位作者 高志良 冯娜 万发雨 《航天器环境工程》 CSCD 2024年第4期468-475,共8页
带电器件模型(CDM)静电放电描述的是器件自身出现静电感应带电进而形成静电放电冲击的过程,是航天器电子产品地面电装/装联过程中面临的主要静电放电风险之一。针对CDM静电放电开展等效电路模型研究与设计,对其充/放电原理及发生过程进... 带电器件模型(CDM)静电放电描述的是器件自身出现静电感应带电进而形成静电放电冲击的过程,是航天器电子产品地面电装/装联过程中面临的主要静电放电风险之一。针对CDM静电放电开展等效电路模型研究与设计,对其充/放电原理及发生过程进行分析;对该等效电路模型进行理论、实验与仿真研究,考察各参数对静电放电波形特性的影响。比对验证表明,等效电路的放电波形与标准波形具有较高的一致性:CDM静电放电表现为上升沿为百ps量级、最大峰值电流为数A量级、正/负周期多次振荡的冲击信号;器件自身等效电容越大则冲击脉冲越强,通路电阻也会明显改变静电冲击波形样态。地面操作中应充分考虑CDM静电放电风险,采取措施降低静电放电对电路和器件可能造成的损伤。 展开更多
关键词 静电放电 静电防护 带电器件模型 电路分析
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一种新型结构栅耦合ggNMOS ESD保护电路研究 被引量:1
18
作者 张冰 柴常春 +1 位作者 杨银堂 吴晓鹏 《电路与系统学报》 CSCD 北大核心 2011年第5期84-89,共6页
针对现有栅耦合NMOS(gate coupled NMOS,gcNMOS)静电放电(electrostatic discharge,ESD)保护电路对特定ESD脉冲不能及时响应造成的"触发死区"现象,本文提出了一种全新结构的栅耦合栅接地NMOS(gate coupled gate grounded NMOS... 针对现有栅耦合NMOS(gate coupled NMOS,gcNMOS)静电放电(electrostatic discharge,ESD)保护电路对特定ESD脉冲不能及时响应造成的"触发死区"现象,本文提出了一种全新结构的栅耦合栅接地NMOS(gate coupled gate grounded NMOS,gc-ggNMOS)ESD保护电路,这种结构通过利用保护电路中漏、栅交叠区的寄生电容作为耦合电容,连接保护电路栅与地的多晶硅(poly)电阻作为耦合电阻,在有效解决原有gcNMOS结构"触发死区"现象的同时,还避免了因引入特定耦合电容带来版图面积的增加,进而提高了ESD保护电路鲁棒性指标。本文采用ISE-TCAD仿真软件,建立了0.6μm CSMC6S06DPDM-CT02CMOS工艺下gc-ggNMOS ESD保护电路的3D物理结构模型,并对此种结构中关键性参数耦合电阻、电容与触发电压特性的关系进行了系统仿真。仿真表明,当耦合电容为定值时,保护电路触发电压随耦合电阻阻值的增加而减小,这一结果与流片的传输线脉冲(transmission line pulsing,TLP)测试结果吻合。全新结构的gc-ggNMOS ESD保护电路通过了5KV人体放电模式(human body model,HBM)测试。本文的研究结果为次亚微米MOS ESD保护电路的设计提供了一种新的参考依据。 展开更多
关键词 栅耦合栅接地NMOS(gate coupled GATE grounded NMOS gc-ggNMOS) 静电放电(electrostatic discharge esd) 栅耦合电阻 栅耦合电容 传输线脉冲(transmission line pulsing TLP)
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90nm CMOS工艺下电压触发的ESD检测电路 被引量:2
19
作者 杨兆年 刘红侠 +1 位作者 朱嘉 费晨曦 《西安电子科技大学学报》 EI CAS CSCD 北大核心 2015年第3期54-60,共7页
提出两种90nm 1VCMOS工艺下电压触发的静电放电检测电路.电压触发的静电检测电路避免了纳米级工艺中的MOS电容栅极漏电问题.该检测电路包含一个反馈回路,提高了检测电路的触发效率,同时增加了反馈关断机制,在芯片工作时检测电路由于某... 提出两种90nm 1VCMOS工艺下电压触发的静电放电检测电路.电压触发的静电检测电路避免了纳米级工艺中的MOS电容栅极漏电问题.该检测电路包含一个反馈回路,提高了检测电路的触发效率,同时增加了反馈关断机制,在芯片工作时检测电路由于某些特殊因素误触发后,仍然可以自行关断,而不会进入闩锁状态.在3V静电放电仿真时,该电路能产生28mA触发电流,以开启箝位器件来泄放静电电荷.在25℃正常电压下工作时,漏电流仅为42(45)nA.仿真结果表明,该检测电路可成功用于纳米级CMOS工艺的集成电路静电保护. 展开更多
关键词 反馈 检测电路 静电放电 电压触发
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CMOS集成电路中ESD保护技术研究 被引量:3
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作者 王翠霞 许维胜 +2 位作者 余有灵 吴启迪 范学峰 《现代电子技术》 2008年第8期1-3,共3页
分析ESD失效的原因和失效模式,针对亚微米CMOS工艺对器件ESD保护能力的降低,从工艺、器件、电路三个层次对提高ESD保护能力的设计思路进行论述。工艺层次上通过增加ESD注入层和硅化物阻挡层实现ESD能力的提高;器件方面可针对电路的特点... 分析ESD失效的原因和失效模式,针对亚微米CMOS工艺对器件ESD保护能力的降低,从工艺、器件、电路三个层次对提高ESD保护能力的设计思路进行论述。工艺层次上通过增加ESD注入层和硅化物阻挡层实现ESD能力的提高;器件方面可针对电路的特点,选择合适的器件(如MOS,SCR,二极管及电阻)达到电路需要的ESD保护能力;电路方面采用栅耦和实现功能较强的ESD保护。 展开更多
关键词 静电放电 失效模式 esd保护电路 栅耦合
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