自适应定阶的快速Burg算法设计与FPGA实现

针对信号频谱分析的实时性要求,设计了一种适用于短序列的自适应定阶的快速Burg算法硬件加速电路。以FPGA为平台进行实验,将快速Burg算法与最终预测误差(Final Prediction Error,FPE)准则结合可做到自回归(Auto-Regressive,AR)参数自适应定阶。实现了灵活控制的并行二级流水线结构和并行化计算单元,同时优化了存储单元,达到速度与面积的平衡。实验结果表明,该算法对短序列也能准确地估计信号频率,与Burg算法硬件实现方案的计算时间对比,该算法将运算时间降低了75%,确实起到了加速作用,并且节省了内存空间,符合设计要求。