基于快速FIR算法的自适应滤波器的VLSI实现

[目的]自适应滤波器能根据优化算法来自动调整传递函数,是一种强大的自适应系统,在信号处理、通信、雷达、声呐、地震学、导航系统和生物医学工程等领域有着广泛应用。随着集成电路工艺技术的发展,电路功耗显得尤为重要,可提升收敛特性和吞吐率。[方法]本研究提出一种基于快速FIR算法的3并行延时LMS自适应滤波器的架构,设计一种新颖的硬件高效架构,用于并行自适应3条支路的权重更新。与传统滤波器结构相比,并行滤波器具有更高的吞吐率和更低的功耗。为提高自适应数字滤波器的收敛特性,从三条权值更新支路中选择一个具有更好系统性能的分支。采用细粒度的算术运算单元和重定时技术,能有效降低关键路径的延时。[结果]从ASIC综合结果可知,与现有最佳结构相比,本研究所提出的3并行9抽头滤波器架构的功耗降低近16%,面积延时积(ADP)降低近11%。[结论]本研究所提出的架构设计具有重要的实践指导意义。

全数字接收机中一种基于并行流水线与快速FIR算法的插值滤波器结构及其实现

该文在对已有的拉格朗日立方插值滤波器Farrow结构进行分析和研究的基础上,使用了流水线技术和并行处理技术来提高滤波器的速度。在此基础上提出了基于快速FIR算法的结构,降低了并行的Farrow结构的复杂度。对该算法结构进行了仿真,并在FPGA上实现。分析结果表明,改进后的结构有更快的运行速度和更低的功耗。

采用多级子并行滤波器级联结构的并行FIR滤波器

在并行FIR的快速迭代短卷积算法(ISCA)基础上,采用多级小尺寸并行FIR结构级联结构,实现了一种新型并行FIR滤波器。在增加一定量的加法器和延迟单元等弱运算强度单元的情况下,大大减少使用的乘法器数量。一个采用3级(2×3×6)级联结构的2并行36抽头FIR滤波器仅需18个乘法器,比单级ISCA算法实现的FIR结构节省了67%,更适合于专用并行FIR滤波器的VLSI实现。

基于优化FIR滤波器的独立变桨矩前馈控制系统的仿真研究

通过在反馈控制系统基础上增加前馈控制对风力发电机组进行独立变桨距控制逐渐成为了近年来的研究热点。本文用FAST软件搭建仿真平台构成5MW风力机独立变桨距复合控制系统非线性模型,采用FIR数字滤波器构成前馈控制器,并采用遗传算法对滤波器进行优化,在Turb Sim风况条件下进行仿真,并与无前馈控制系统的仿真结果进行比较,比较结果显示,前馈控制系统在一定程度上减少了风力发电机组各部分的疲劳载荷,整机载荷平均减少了3%。

基于DSP的FIR滤波器设计中新型快速算法

针对DSP领域中使用奇数个点的FIR冲击响应设计滤波器时,只能使用效率较低的MAC指令的问题,提出了一种新的快速算法。通过理论分析推导出奇数个点FIR滤波器冲击响应的一种新表达式,根据该表达式设计了基于高效的FIRS指令为中心的算法。仿真表明,新算法的计算时间和传统算法相比大幅减少,可灵活地应用于实时性要求较高的高阶DSPFIR各种类型滤波器的设计中。

用于有限脉冲响应滤波的递归全局最小二乘快速算法

提出了一种新的递归全局最小二乘快速算法，其可用于递归计算自适应（ＦＩＲ）滤波问题的全局最小二乘（ＴＬＳ）解．在这个算法中，以增广数据矢量为优化搜索方向，其快速计算归结为新定义的增益矢量的快速计算．利用数据矢量的位移结构找到了计算增益矢量的快速算法，它的运算量比Ｋａｌｍａｎ增益矢量的快速算法的运算量少，且不存在数值计算不稳定性问题．在追踪与增广协方差矩阵的最小特征值相关联的特征矢量过程中，这个算法每步须Ｏ（Ｎ）乘法运算，比Ｄａｖｉｌａ的ＲＴＬＳ算法的运算量少．

一种配电网高精度快响应同步相量算法及其实现

随着分布式电源、电动汽车等大规模接入,配电网亟需新的动态量测手段。然而,输电网同步相量测量单元(phasor measurement unit,PMU)技术因其精度不足、动态性能欠佳难以直接用于配电网。目前国内外开展的配电网PMU研究工作也尚处于起步阶段,难以满足应用需求。面向配电网同步相量量测需求,提出了一种基于频率在线分析和自适应滤波器的高精度、快响应的多通道综合同步相量算法。基于考虑多带外干扰的稳态和动态信号模型,设计了2种不同阶的自适应FIR滤波器,并分析了它们在不同场景下的适应性边界。提出多通道在线协调算法框架,以实现算法整体协调优化。基于片上系统硬件平台进行算法实现,并在搭建的高精度同步相量测试系统中开展多场景性能验证,为测量装置在实际系统示范应用奠定了基础。

高速低复杂度并行盲均衡的研究与FPGA实现

针对高速解调系统中由多径效应、射频器件和模数转换(ADC)的带内幅度相位的不一致性以及定时采样时刻的偏差等所引起码间串扰问题,提出了一种基于恒模算法(CMA)的低复杂度并行盲均衡实现结构,该结构运用弛豫超前变换技术以及快速FIR算法(FFA),在符号速率远高于FPGA时钟频率的情况下,通过运用低复杂度的流水线并行结构,以较少的硬件开销,满足盲均衡最大化数据吞吐量的要求.将本架构在Xilinx XC7VX690T硬件平台上实现,并应用于600 Ms/s符号速率的高速解调系统中,极大地提高了信号的质量,从而验证了本算法的可行性和高效性.