1.25 Gbps并串转换CMOS集成电路

分析了由超高速易重用单元构造的树型和串行组合结构 ,实现了在输入半速率时钟条件下 1 0路到1路吉比特率并串转换。通过理论推导着重讨论了器件延时和时钟畸变对并串转换的影响 ,指出了解决途径。芯片基于 0 .3 5μm CMOS工艺 ,采用全定制设计 ,芯片面积为 2 4.1 9mm2 。串行数据输出的最高工作速率达到 1 .62 Gbps,可满足不同吉比特率通信系统的要求。在 1 .2 5 Gbps标准速率 ,工作电压 3 .3 V,负载为 5 0 Ω的条件下 ,功耗为 1 74.84m W,输出电压峰 -峰值可达到 2 .42 V,占空比为 49% ,抖动为 3 5 ps rms。测试结果和模拟结果一致 ,表明所设计的电路结构在性能、速度、功耗和面积优化方面的先进性。文中设计的芯片具有广泛应用和产业化前景。

10Gbit/s0.18μmCMOS1∶4分接集成电路

研究了万兆以太网接收芯片结构 ,并在此基础上设计、流片和测试了高速 1∶4分接芯片 ,采用 0 .1 8μmCMOS工艺设计的1∶4分接电路 ,实现了满足 1 0GBASE R的 1 0 .31 2 5Gbit/s数据的 1∶4串 /并转换 ,芯片面积 1 1 0 0 μm× 80 0 μm ,在输入单端摆幅为 80 0mV ,输出负载 5 0Ω条件下 ,输出2 .5 78Gbit/s数据信号电压峰峰值为 2 2 8mV ,抖动为 4psRMS ,眼图的占空比为 5 5 .9% ,上升沿时间为 5 8ps .在电源为 1 .8V时 ,功耗为 5 0 0mW .电路最高可实现 1 3.5Gbit/s的

千兆以太网高速分接集成电路设计

研究了千兆以太网接收系统结构 ,在此基础上设计了千兆以太网的分接芯片 ,采用0 .2 5 μmCMOS工艺设计的千兆网分接电路实现了 1.2 5Gbit s数据的 1∶10串 并转换 ,芯片核心面积4 70 μm× 32 0 μm ,在输入摆幅为 5 0 0mV、输出负载 5 0Ω条件下 ,输出 12 5Mbit s数据峰峰值是 82 8mV ,抖动有效值为 10ps ,眼图占空比为 4 1.5 % ,输出信号上升沿为 9ps。电源为 3.3V时功耗仅为 16 1mW。

多普勒天气雷达高速数据采集系统的设计

多普勒天气雷达需要一个高速数据采集系统,以实现大量的基数据到微机中的实时传输,同时将控制命令传送到雷达处理器中。利用FPGA器件zynq-7000具有片上系统(SOC)的结构特点,构建一个具有高速传输功能的典型信号处理系统。采用千兆以太网芯片88E1518作为数据传输接口,以内嵌的Cortex-A9处理器作为接口的配置和控制部件,通过裁剪和重构Linux操作系统运行由C语言开发的软件应用系统程序代码,实现千兆以太网接口以及数据传输与命令交互功能。有限次实验和测试结果表明,采集系统容易达到640Mbps的数据传输速率,满足雷达数据采集的需求,未出现性能不稳定现象。