高精度低消耗CORDIC算法设计

针对CORDIC算法存在硬件资源消耗大、输出精度低等问题,提出一种基于区间合并迭代的改进CORDIC算法.算法在两段式CORDIC算法的基础上,采用区间合并迭代来完成第二阶段的合并迭代运算.针对合并迭代中移位运算产生的截位误差,区间合并迭代通过减少数据移位的大小和次数来减少在合并迭代过程中产生的数据误差和资源消耗.仿真结果表明,改进CORDIC算法不仅保留了两段式算法在低时延上的良好特性,在寄存器消耗上也相比基本算法减少36.8%,相比三段式和两段式算法分别减少14.8%和9.5%.当给定16 bit的输出位宽时,改进算法的平均误差相比基本算法降低37.0%,相比三段式和两段式算法分别降低19.4%和24.5%,因此更适用于高速、高精度、低消耗的现代数字通信.

基于CORDIC的精确快速幅相解算方法

针对传统CORDIC算法进行高精度幅度相位解算时迭代次数过多、时延较长、相位收敛较慢等局限,提出了一种基于最佳一致逼近方法的幅度与相位补偿算法,即利用传统CORDIC算法迭代一定次数后得到的向量信息,采用最佳一致逼近方法对幅度和相位分区间进行一阶多项式补偿,有效提高了计算精度.仿真及实测结果表明,对传统CORDIC算法4次迭代后的结果进行补偿,幅度相对误差可达到10-5量级、相位绝对误差可达到10-5度量级,最大输出时延不大于100ns.在使用部分专用乘法器的条件下,寄存器消耗降低了42. 5%,查找表消耗降低了15. 5%.采用该补偿算法,每多一次CORDIC迭代其相位精度可提高约一个数量级.因此,本文提出的补偿CORDIC算法在迭代次数、计算精度等方面优于传统CORDIC算法,适合于高精度计算的场合.

一种基于CORDIC算法的坐标变换电路

在超声医疗仪器 (如 B超 )的数字图像处理中 ,将超声探头所获得的极坐标形式的图像信号实时地在直角坐标系统的显示器上显示出来 ,图像信号从极坐标变换到显示系统的直角坐标是系统性能的关键。本文在介绍了 CORDIC(Coordinate rotation digital computer)算法的基础上 ,提出了一种基于 CORDIC算法的流水线型的坐标变换电路 ,随后给出了该变换电路用 FPGA实现的过程和硬件仿真结果。硬件仿真结果表明 ,它的精度高、误差小。与其他方法相比 ,具有结构简单 ,易于 VL

基于CORDIC算法的微小卫星发射机设计与实现

针对微小卫星测控应答机体积小、重量轻及其功能灵活的特点,研究了全数字调制发射机的实现方法。全数字调制加两次上变频的发射机结构,可以灵活的实现多种码速率、不同带宽、不同调制方式的调制信号。在全数字调制部分利用NCO和CORDIC算法实现数字频率合成器,不仅可以满足副载波、载波调制的频率精度要求,而且与传统的数字式频率合成技术相比占用了较少的硬件逻辑资源。在一块FPGA上实现了几种常用调制方式的VHDL代码,验证了该方案的可行性。基于CORDIC算法的全数字调制设计方案可以应用到其他可重构的软件无线电设计中。

一种基于贪婪算法的CORDIC改进算法

针对传统串行坐标旋转数字计算方法(CORDIC)耗时且占用较多资源的缺点,提出了一种旋转模式下CORDIC算法的新型改进算法,该改进算法可用来代替直接数字频率合成器(DDS)查找表进行正余弦的计算。通过采用贪婪算法实现对CORDIC旋转方向与旋转角度的优化,从而可以达到串行转并行和减少迭代次数、节约资源的目的。该算法可以应用于三角函数的复杂函数的硬件实现中。仿真结果表明,在迭代次数相同的情况下,改进算法较传统算法可以获得更高的精度。最后,在Xilinx FPGA的Spartan-3E芯片上实现了改进的CORDIC结构。与传统CORDIC算法相比,在运算精度为10-5时,可以节省Slices、LUTs(Look Up Tables)资源分别为28%和25%。

基于CORDIC的滑窗最小二乘递推算法

针对最小二乘算法涉及对数据自相关矩阵求逆,若直接求逆则计算量比较大,且求逆过程对误差比较敏感,有限字长效应明显的问题,提出一种基于Givens旋转的滑窗RLS实现方法,并且给出了CORDIC实现的方法,提高了基于QR分解的最小二乘算法实现的计算效率和数据吞吐率,使其适应于需要极高采样率的应用,并且该算法能够以滑窗形式的样本作为输入,比传统的Givens算法能够适应更多的应用环境。仿真结果验证了该方法的有效性。

基于CORDIC算法的微小卫星接收机设计及实现

针对微小卫星测控应答机的体积、重量及其功能灵活性,研究了接收机载波恢复环的实现方法.在分析已有载波恢复方法的基础上,采用正交欠采样技术,提出了一种基于CORDIC算法的全数字载波恢复环接收机结构.该结构省略了复数混频器中4个计算量非常大的乘法器和直接数字频率合成中的大查找表,大大节省了计算复杂度和硬件资源.利用Matlab系统仿真和ModelSim硬件描述语言仿真验证了方案的可行性.并在一块FPGA上综合了载波恢复环的VHDL设计代码,需要的逻辑资源仅为3.6%,最大工作频率可达226 MHz.整个设计方法可应用到其他可重构的接收机设计中.

一种基于CORDIC算法的R-θ变换ASI

R- θ变换在数字图像处理中得到了广泛的应用。提出了一种基于 CORDIC算法的流水线型 R-θ变换电路的设计。针对医用 B超给出了该变换电路的结构及用 FPGA实现的过程和硬件仿真结果。

异步CORDIC处理器设计与FPGA原型验证

提出了用同步电路设计工具和同步FPGA进行设计和验证异步电路原型的方法,设计并验证了一款异步坐标旋转数字处理器(CORDIC).首先设计出同步CORDIC电路,并得到关键路径延时数据,然后采用和同步类似的数据通路,用组合电路设计的异步握手控制单元取代同步电路的时钟,利用FPGA的内部进位链来匹配数据通路的延时.整个电路全部采用Xilinx公司的FPGA设计工具ISE7.1进行设计和验证,布局布线后的仿真结果表明异步CORDIC处理器工作正确,利用同步电路设计工具,可以快速验证异步电路原型,缩短异步电路的开发周期.

基于小容量查找表的CORDIC算法设计

为了对流水线结构的坐标旋转数字计算(Coordinate Rotation Digital Computer,CORDIC)的实现时延和硬件资源消耗进行优化,提出一种仅基于查找表的新的实现方法,完全免除了迭代运算.该方法只需要一个较低容量的ROM表,以及对ROM表输出结果进行简单的移位运算,即可得到高精度的正弦波或余弦波输出.分别在Matlab、Modelsim以及XILINX ISE进行了理论仿真及实际验证,结果表明:这种CORDIC实现方法只需要2个时钟周期的处理延时,硬件资源消耗与其他实现方法相比也有所降低,最大工作频率也有一定提高.

高速高精度固定角度旋转CORDIC算法的设计与实现

固定角度旋转的CORDIC(Coordinate Rotation Digital Computer)算法已经广泛的应用于高速数字信号处理、图像处理、机器人学等领域.针对固定角度旋转CORDIC算法在相位旋转过程中,存在数据吞吐率较高、占用硬件资源较多且资源消耗量大等缺点,提出了利用混合CORDIC算法,将角度旋转分为单向角度旋转和一次角度估计旋转两部分.本文根据欠阻尼理论,将固定角度旋转采用单向旋转CORDIC算法实现,减少了流水线的级数和迭代符号位的判决,然后通过对角度估计旋转的二进制表示,修正常数因子,再根据角度映射关系进行相关处理,完成高速高精度坐标旋转.最后在硬件平台上进行了仿真实验.实验结果表明,在误差范围一定的前提下,混合算法进一步的减少了迭代次数,并且资源消耗较低,提高了数据吞吐率.

低时延CORDIC算法计算平方根电路设计研究

开平方运算广泛应用于数值分析、调制解调、图像处理等领域,而应用坐标旋转数字计算(Coordinate Rotation Digital Computer,CORDIC)进行平方根运算是一种新应用.基本CORDIC算法精度必须用迭代次数作保证,而较多的迭代次数会导致时延过大等问题,通过运用建立查找表、单向旋转、合并迭代和免除补偿因子等手段,提出一种能够免去大部分迭代运算的改进CORDIC算法用于平方根计算.相较于基本算法计算平方根,该改进算法使用了一半的时钟周期便能得到输出结果,大大减少了输出时延,而且可以达到较高的计算精度,更加适合实时性要求高的应用场合.

基于CORDIC算法的NCO在FPGA中的实现

介绍如何利用CORDIC(Coordination Rotation Digital Computer)算法产生正余弦信号的实现过程基础上,研究并在FPGA中实现了基于流水线CORDIC算法的数控振荡器。仿真验证结果表明,该方法较之其它方法具有精度高、结构简单易于实现、节省资源且功耗低等特点,非常适合应用于高速高精度数字调制解调。

基于CORDIC算法的QDDS信号发生器设计

文章提出了一种采用CORDIC算法实现QDDS信号发生器的设计方法;设计采用VHDL语言描述硬件电路和CycloneⅡ系列FPGA开发平台实现,通过Synplify Pro进行优化综合和Modelsim SE验证。设计结果表明采用CORDIC算法设计的QDDS信号发生器具有运算速度高、电路规模小的特点,优于常用的查表法结构设计的信号发生器。

多模式CORDIC算法结构改进与实现

本文对计算反正余弦函数的CORDIC算法的迭代结构进行了改进,并在此基础上完成多模式CORDIC算法的实现.通过重新设定初始旋转向量避免了前两级迭代,通过修改向量旋转方向的判决条件对原算法的误差进行了校正,在增加了很少资源的情况下将正余弦运算和反正余弦运算统一到同样的迭代结构中并予以实现.实现结果表明改进后的算法反正余弦运算结果有更高的运算精度,在两种运算函数都需要的应用中能够有效减少的硬件资源占用.

基于低硬件复杂度、高速CORDIC的SVD模块设计与实现

为降低实现高阶矩阵SVD时的硬件复杂度和计算延时,本文改进了CORDIC迭代结构,设计了一种用于SVD的低硬件复杂度、高速CORDIC计算单元.本文以2x2矩阵为例,基于Xilinx Virtex6硬件平台设计并实现了使用优化后CORDIC计算单元的SVD模块,在19bit位宽下吞吐率达25.9Gbps.对比Xilinx IP core中同类模块,本文设计节省27.6%寄存器,27.7%查找表,实时性提高14%.对高阶矩阵,本文给出资源消耗趋势曲线,可证明优化后CORDIC计算单元能降低16阶矩阵SVD模块约40%的硬件复杂度.

用于CORDIC算法的一种新的模校正方法(英文)

提出一种新的纠正CORDIC算法中模因子的方法以解决传统方法所带来的电路结构不规则、系统吞吐率降低等弊端.首先根据迭代方程之间的关系,通过推导引入一个新的迭代方程,将模因子的校正过程转化为只需要移位和加法运算即可实现的简单的迭代过程.然后分析了该算法量化误差中的舍入误差所带来的影响,并提出该误差可以通过对迭代方程中的系数进行合适取值来降低.最后对提出的算法通过Matlab建模并利用Verilog HDL语言进行RTL级编程,经过综合后在FPGA上进行了验证.仿真结果表明,与传统方法相比,在相同精度条件下使用所提方法只需要额外的一个时钟周期即可达到模校正的目的,且不需要修改基本的迭代操作.因此电路实现比较规则,同时系统吞吐率变化较小.

基于贪婪CORDIC算法的非平稳信道衰落孪生技术研究

针对真实通信场景下的信道衰落孪生技术存在硬件成本高、实时性差的问题,基于贪婪坐标旋转数字计算(Coordinate rotation digital computer,CORDIC)算法及调频谐波叠加模型,给出了非平稳信道复合衰落序列的硬件模拟方案,在现场可编程门阵列(Field programmable gate array,FPGA)平台实现了大规模复指数实时计算。通过引入域折叠技术、贪婪角度记录单元和并行流水线结构,可减少硬件资源的使用,提高系统的实时性。此外,采用基于时分复用的多速率分级结构,进一步优化硬件资源。与传统查找表(Look up table,LUT)方法相比,本文方案消耗的硬件资源从17.89%减少到6.71%,与经典CORDIC算法相比,硬件延迟减少65.625%。硬件实测结果表明,输出信道统计特性的概率密度函数与理论值一致。

基于CORDIC算法的高速高精度NCO的FPGA设计

介绍一种利用矢量旋转的CORDIC(Coordination Rotation DIgital Computer)算法,相比较传统NCO采用的查找表算法,证明查找表算法运算速度已不适用于高速宽带数字接收机以及扩频通信的应用,为了实现高速正交数字混频器中的数控振荡器(NCO),采用CORDIC算法产生正余弦信号的实现过程,给出采用ALTERA的stratix系列FPGA中设计数控振荡器的顶层设计结构以及仿真结果,证明基于此算法采用FPGA的可行性设计。

FPGA Implementation of Wave Pipelining CORDIC Algorithms

The implementation of the coordinate rotational digital computer （CORDIC） algorithm with wave pipelining technique on field programmable gate array （FPGA） is described. All data in FPGA-based wave pipelining pass through a number of logic gates, in the same way that all data pass through the same number of registers in a conventional pipeline. Moreover, all paths are routed using identical routing resources. The manual placement, timing driven routing and timing analyzing techniques are applied to optimize the layout for achieving good path balance. Experimental results show that a 256-LUT logic depth circuit mapped on XC4VLX15-12 runs as high as 330 MHz, whichis a little lower than the speed of 336 MHz based on the conventional 16-stage pipelining in the same chip. The latency of the wave pipelining circuit is 30.3 ns, which is 36.4% shorter than the latency of 16-stage conventional pipelining circuit.