针对传统串行坐标旋转数字计算方法(CORDIC)耗时且占用较多资源的缺点,提出了一种旋转模式下CORDIC算法的新型改进算法,该改进算法可用来代替直接数字频率合成器(DDS)查找表进行正余弦的计算。通过采用贪婪算法实现对CORDIC旋转方向与...针对传统串行坐标旋转数字计算方法(CORDIC)耗时且占用较多资源的缺点,提出了一种旋转模式下CORDIC算法的新型改进算法,该改进算法可用来代替直接数字频率合成器(DDS)查找表进行正余弦的计算。通过采用贪婪算法实现对CORDIC旋转方向与旋转角度的优化,从而可以达到串行转并行和减少迭代次数、节约资源的目的。该算法可以应用于三角函数的复杂函数的硬件实现中。仿真结果表明,在迭代次数相同的情况下,改进算法较传统算法可以获得更高的精度。最后,在Xilinx FPGA的Spartan-3E芯片上实现了改进的CORDIC结构。与传统CORDIC算法相比,在运算精度为10-5时,可以节省Slices、LUTs(Look Up Tables)资源分别为28%和25%。展开更多
为了对流水线结构的坐标旋转数字计算(Coordinate Rotation Digital Computer,CORDIC)的实现时延和硬件资源消耗进行优化,提出一种仅基于查找表的新的实现方法,完全免除了迭代运算.该方法只需要一个较低容量的ROM表,以及对ROM表输出结...为了对流水线结构的坐标旋转数字计算(Coordinate Rotation Digital Computer,CORDIC)的实现时延和硬件资源消耗进行优化,提出一种仅基于查找表的新的实现方法,完全免除了迭代运算.该方法只需要一个较低容量的ROM表,以及对ROM表输出结果进行简单的移位运算,即可得到高精度的正弦波或余弦波输出.分别在Matlab、Modelsim以及XILINX ISE进行了理论仿真及实际验证,结果表明:这种CORDIC实现方法只需要2个时钟周期的处理延时,硬件资源消耗与其他实现方法相比也有所降低,最大工作频率也有一定提高.展开更多
固定角度旋转的CORDIC(Coordinate Rotation Digital Computer)算法已经广泛的应用于高速数字信号处理、图像处理、机器人学等领域.针对固定角度旋转CORDIC算法在相位旋转过程中,存在数据吞吐率较高、占用硬件资源较多且资源消耗量大等...固定角度旋转的CORDIC(Coordinate Rotation Digital Computer)算法已经广泛的应用于高速数字信号处理、图像处理、机器人学等领域.针对固定角度旋转CORDIC算法在相位旋转过程中,存在数据吞吐率较高、占用硬件资源较多且资源消耗量大等缺点,提出了利用混合CORDIC算法,将角度旋转分为单向角度旋转和一次角度估计旋转两部分.本文根据欠阻尼理论,将固定角度旋转采用单向旋转CORDIC算法实现,减少了流水线的级数和迭代符号位的判决,然后通过对角度估计旋转的二进制表示,修正常数因子,再根据角度映射关系进行相关处理,完成高速高精度坐标旋转.最后在硬件平台上进行了仿真实验.实验结果表明,在误差范围一定的前提下,混合算法进一步的减少了迭代次数,并且资源消耗较低,提高了数据吞吐率.展开更多
开平方运算广泛应用于数值分析、调制解调、图像处理等领域,而应用坐标旋转数字计算(Coordinate Rotation Digital Computer,CORDIC)进行平方根运算是一种新应用.基本CORDIC算法精度必须用迭代次数作保证,而较多的迭代次数会导致时延过...开平方运算广泛应用于数值分析、调制解调、图像处理等领域,而应用坐标旋转数字计算(Coordinate Rotation Digital Computer,CORDIC)进行平方根运算是一种新应用.基本CORDIC算法精度必须用迭代次数作保证,而较多的迭代次数会导致时延过大等问题,通过运用建立查找表、单向旋转、合并迭代和免除补偿因子等手段,提出一种能够免去大部分迭代运算的改进CORDIC算法用于平方根计算.相较于基本算法计算平方根,该改进算法使用了一半的时钟周期便能得到输出结果,大大减少了输出时延,而且可以达到较高的计算精度,更加适合实时性要求高的应用场合.展开更多
介绍如何利用CORDIC(Coordination Rotation Digital Computer)算法产生正余弦信号的实现过程基础上,研究并在FPGA中实现了基于流水线CORDIC算法的数控振荡器。仿真验证结果表明,该方法较之其它方法具有精度高、结构简单易于实现、节省...介绍如何利用CORDIC(Coordination Rotation Digital Computer)算法产生正余弦信号的实现过程基础上,研究并在FPGA中实现了基于流水线CORDIC算法的数控振荡器。仿真验证结果表明,该方法较之其它方法具有精度高、结构简单易于实现、节省资源且功耗低等特点,非常适合应用于高速高精度数字调制解调。展开更多
为降低实现高阶矩阵SVD时的硬件复杂度和计算延时,本文改进了CORDIC迭代结构,设计了一种用于SVD的低硬件复杂度、高速CORDIC计算单元.本文以2x2矩阵为例,基于Xilinx Virtex6硬件平台设计并实现了使用优化后CORDIC计算单元的SVD模块,在19...为降低实现高阶矩阵SVD时的硬件复杂度和计算延时,本文改进了CORDIC迭代结构,设计了一种用于SVD的低硬件复杂度、高速CORDIC计算单元.本文以2x2矩阵为例,基于Xilinx Virtex6硬件平台设计并实现了使用优化后CORDIC计算单元的SVD模块,在19bit位宽下吞吐率达25.9Gbps.对比Xilinx IP core中同类模块,本文设计节省27.6%寄存器,27.7%查找表,实时性提高14%.对高阶矩阵,本文给出资源消耗趋势曲线,可证明优化后CORDIC计算单元能降低16阶矩阵SVD模块约40%的硬件复杂度.展开更多
针对真实通信场景下的信道衰落孪生技术存在硬件成本高、实时性差的问题,基于贪婪坐标旋转数字计算(Coordinate rotation digital computer,CORDIC)算法及调频谐波叠加模型,给出了非平稳信道复合衰落序列的硬件模拟方案,在现场可编程门...针对真实通信场景下的信道衰落孪生技术存在硬件成本高、实时性差的问题,基于贪婪坐标旋转数字计算(Coordinate rotation digital computer,CORDIC)算法及调频谐波叠加模型,给出了非平稳信道复合衰落序列的硬件模拟方案,在现场可编程门阵列(Field programmable gate array,FPGA)平台实现了大规模复指数实时计算。通过引入域折叠技术、贪婪角度记录单元和并行流水线结构,可减少硬件资源的使用,提高系统的实时性。此外,采用基于时分复用的多速率分级结构,进一步优化硬件资源。与传统查找表(Look up table,LUT)方法相比,本文方案消耗的硬件资源从17.89%减少到6.71%,与经典CORDIC算法相比,硬件延迟减少65.625%。硬件实测结果表明,输出信道统计特性的概率密度函数与理论值一致。展开更多
介绍一种利用矢量旋转的CORDIC(Coordination Rotation DIgital Computer)算法,相比较传统NCO采用的查找表算法,证明查找表算法运算速度已不适用于高速宽带数字接收机以及扩频通信的应用,为了实现高速正交数字混频器中的数控振荡器(NCO)...介绍一种利用矢量旋转的CORDIC(Coordination Rotation DIgital Computer)算法,相比较传统NCO采用的查找表算法,证明查找表算法运算速度已不适用于高速宽带数字接收机以及扩频通信的应用,为了实现高速正交数字混频器中的数控振荡器(NCO),采用CORDIC算法产生正余弦信号的实现过程,给出采用ALTERA的stratix系列FPGA中设计数控振荡器的顶层设计结构以及仿真结果,证明基于此算法采用FPGA的可行性设计。展开更多
The implementation of the coordinate rotational digital computer (CORDIC) algorithm with wave pipelining technique on field programmable gate array (FPGA) is described. All data in FPGA-based wave pipelining pass ...The implementation of the coordinate rotational digital computer (CORDIC) algorithm with wave pipelining technique on field programmable gate array (FPGA) is described. All data in FPGA-based wave pipelining pass through a number of logic gates, in the same way that all data pass through the same number of registers in a conventional pipeline. Moreover, all paths are routed using identical routing resources. The manual placement, timing driven routing and timing analyzing techniques are applied to optimize the layout for achieving good path balance. Experimental results show that a 256-LUT logic depth circuit mapped on XC4VLX15-12 runs as high as 330 MHz, whichis a little lower than the speed of 336 MHz based on the conventional 16-stage pipelining in the same chip. The latency of the wave pipelining circuit is 30.3 ns, which is 36.4% shorter than the latency of 16-stage conventional pipelining circuit.展开更多
文摘针对传统串行坐标旋转数字计算方法(CORDIC)耗时且占用较多资源的缺点,提出了一种旋转模式下CORDIC算法的新型改进算法,该改进算法可用来代替直接数字频率合成器(DDS)查找表进行正余弦的计算。通过采用贪婪算法实现对CORDIC旋转方向与旋转角度的优化,从而可以达到串行转并行和减少迭代次数、节约资源的目的。该算法可以应用于三角函数的复杂函数的硬件实现中。仿真结果表明,在迭代次数相同的情况下,改进算法较传统算法可以获得更高的精度。最后,在Xilinx FPGA的Spartan-3E芯片上实现了改进的CORDIC结构。与传统CORDIC算法相比,在运算精度为10-5时,可以节省Slices、LUTs(Look Up Tables)资源分别为28%和25%。
文摘为了对流水线结构的坐标旋转数字计算(Coordinate Rotation Digital Computer,CORDIC)的实现时延和硬件资源消耗进行优化,提出一种仅基于查找表的新的实现方法,完全免除了迭代运算.该方法只需要一个较低容量的ROM表,以及对ROM表输出结果进行简单的移位运算,即可得到高精度的正弦波或余弦波输出.分别在Matlab、Modelsim以及XILINX ISE进行了理论仿真及实际验证,结果表明:这种CORDIC实现方法只需要2个时钟周期的处理延时,硬件资源消耗与其他实现方法相比也有所降低,最大工作频率也有一定提高.
文摘固定角度旋转的CORDIC(Coordinate Rotation Digital Computer)算法已经广泛的应用于高速数字信号处理、图像处理、机器人学等领域.针对固定角度旋转CORDIC算法在相位旋转过程中,存在数据吞吐率较高、占用硬件资源较多且资源消耗量大等缺点,提出了利用混合CORDIC算法,将角度旋转分为单向角度旋转和一次角度估计旋转两部分.本文根据欠阻尼理论,将固定角度旋转采用单向旋转CORDIC算法实现,减少了流水线的级数和迭代符号位的判决,然后通过对角度估计旋转的二进制表示,修正常数因子,再根据角度映射关系进行相关处理,完成高速高精度坐标旋转.最后在硬件平台上进行了仿真实验.实验结果表明,在误差范围一定的前提下,混合算法进一步的减少了迭代次数,并且资源消耗较低,提高了数据吞吐率.
文摘开平方运算广泛应用于数值分析、调制解调、图像处理等领域,而应用坐标旋转数字计算(Coordinate Rotation Digital Computer,CORDIC)进行平方根运算是一种新应用.基本CORDIC算法精度必须用迭代次数作保证,而较多的迭代次数会导致时延过大等问题,通过运用建立查找表、单向旋转、合并迭代和免除补偿因子等手段,提出一种能够免去大部分迭代运算的改进CORDIC算法用于平方根计算.相较于基本算法计算平方根,该改进算法使用了一半的时钟周期便能得到输出结果,大大减少了输出时延,而且可以达到较高的计算精度,更加适合实时性要求高的应用场合.
文摘介绍如何利用CORDIC(Coordination Rotation Digital Computer)算法产生正余弦信号的实现过程基础上,研究并在FPGA中实现了基于流水线CORDIC算法的数控振荡器。仿真验证结果表明,该方法较之其它方法具有精度高、结构简单易于实现、节省资源且功耗低等特点,非常适合应用于高速高精度数字调制解调。
文摘为降低实现高阶矩阵SVD时的硬件复杂度和计算延时,本文改进了CORDIC迭代结构,设计了一种用于SVD的低硬件复杂度、高速CORDIC计算单元.本文以2x2矩阵为例,基于Xilinx Virtex6硬件平台设计并实现了使用优化后CORDIC计算单元的SVD模块,在19bit位宽下吞吐率达25.9Gbps.对比Xilinx IP core中同类模块,本文设计节省27.6%寄存器,27.7%查找表,实时性提高14%.对高阶矩阵,本文给出资源消耗趋势曲线,可证明优化后CORDIC计算单元能降低16阶矩阵SVD模块约40%的硬件复杂度.
文摘针对真实通信场景下的信道衰落孪生技术存在硬件成本高、实时性差的问题,基于贪婪坐标旋转数字计算(Coordinate rotation digital computer,CORDIC)算法及调频谐波叠加模型,给出了非平稳信道复合衰落序列的硬件模拟方案,在现场可编程门阵列(Field programmable gate array,FPGA)平台实现了大规模复指数实时计算。通过引入域折叠技术、贪婪角度记录单元和并行流水线结构,可减少硬件资源的使用,提高系统的实时性。此外,采用基于时分复用的多速率分级结构,进一步优化硬件资源。与传统查找表(Look up table,LUT)方法相比,本文方案消耗的硬件资源从17.89%减少到6.71%,与经典CORDIC算法相比,硬件延迟减少65.625%。硬件实测结果表明,输出信道统计特性的概率密度函数与理论值一致。
文摘介绍一种利用矢量旋转的CORDIC(Coordination Rotation DIgital Computer)算法,相比较传统NCO采用的查找表算法,证明查找表算法运算速度已不适用于高速宽带数字接收机以及扩频通信的应用,为了实现高速正交数字混频器中的数控振荡器(NCO),采用CORDIC算法产生正余弦信号的实现过程,给出采用ALTERA的stratix系列FPGA中设计数控振荡器的顶层设计结构以及仿真结果,证明基于此算法采用FPGA的可行性设计。
文摘The implementation of the coordinate rotational digital computer (CORDIC) algorithm with wave pipelining technique on field programmable gate array (FPGA) is described. All data in FPGA-based wave pipelining pass through a number of logic gates, in the same way that all data pass through the same number of registers in a conventional pipeline. Moreover, all paths are routed using identical routing resources. The manual placement, timing driven routing and timing analyzing techniques are applied to optimize the layout for achieving good path balance. Experimental results show that a 256-LUT logic depth circuit mapped on XC4VLX15-12 runs as high as 330 MHz, whichis a little lower than the speed of 336 MHz based on the conventional 16-stage pipelining in the same chip. The latency of the wave pipelining circuit is 30.3 ns, which is 36.4% shorter than the latency of 16-stage conventional pipelining circuit.