高速比较器与时钟驱动器电源模块电磁敏感性研究

高空电磁脉冲(HEMP)能够对电子器件或系统产生不可忽视的电磁脉冲效应。选取高速比较器与时钟驱动器,采用脉冲电流注入(PCI)的实验方法研究这两种器件电源模块的电磁敏感性。试验结果表明:双指数脉冲电流的上升沿是引起高速比较器与时钟驱动器输出扰动的主要原因,且扰动幅度都受到注入脉冲电流幅值的影响;高速比较器工作在不同电平时电源模块的电磁敏感性不同;高速比较器与时钟驱动器在不同工作频率下会表现出不同的电磁敏感性。研究结果对电子器件或系统的电磁敏感性分析与加固具有一定的指导意义。

国产化FMQL平台扩展多路高速时钟的方法

基于国产化FMQL作为主芯片设计通信设备时,往往需要产生多路高速时钟供其他模块使用。基于FMQL的片内资源可以产生若干路时钟,但是存在耗费PL资源、时钟路数不够、时钟频率不够高、配置不够灵活等问题。随着集成电路的发展,选用专用时钟芯片可有效解决这些问题。本文使用SI5341和GM4526两款时钟芯片实现FMQL平台扩展多路高速时钟的方法。本文介绍了方法的系统设计、硬件设计、驱动设计,实验验证了方法的稳定性、实用性、灵活性。基于SI5341和GM4526实现FMQL平台扩展多路高速时钟的方法稳定、实用、灵活,可为同类需求提供参考。

一种快速锁定的数字延迟锁相环设计

在高速存储器中,需要保证输出时钟和系统输入时钟同步,所以要用到锁相功能,传统的锁相环(Phase-Locked,PLL)会有抖动累积等问题,而传统延迟锁相环(Delay-Locked Loop,DLL)由于采用延迟链结构,使其理论锁定时间较长。本文提出一种快速锁定的DLL,采用两个锁存器形成波形相位判断机,形成状态字,用以实现锁定窗口判定机制,利用时钟脉冲实现延迟链的左右双向移动,从而实现更快的锁定。仿真结果表明,本设计能够在15个周期内完成输入时钟和输出时钟的相位同步,锁定范围是200 MHz~600 MHz,最大时间抖动为50ps。

基于三路同源时钟的TLK2711高速数传接口设计

随着卫星载荷相机的分辨率不断提升,其获取的图像数据量也迅速增加,如何将载荷数据高速且可靠地传输至后端设备处理是当前所需要解决的问题。本文在高速SERDES接口芯片TLK2711和三路同源时钟的工作原理上进行研究应用,针对星载TLK2711高速数传链路中出现的传输误码等问题做出了分析,提出了一种基于三路同源时钟的高速数传接口设计,并对该高速数传接口具体设计做了详细描述。首先分析原始方案,即无外部参考时钟的FPGA向TLK2711输出时钟信号的缺点,并在原方案基础提出改进方案,在原电路基础上加入三路同源时钟为FPGA和TLK2711提供参考时钟。深入分析了误码率产生的原因及影响,从而提出了最佳相位检测和RS编码,并对其在高速数传接口应用的可行性进行了验证。对接口设计进行验证,实验结果表明,采用TLK2711高速数传接口可实现高达2.5 Gbit/s的数据传输,相比较于原始方案,基于三路同源时钟的TLK2711高速数传接口设计数据时钟抖动下降59.5%,采用的RS编码纠错能力强,使得CRC错误数大幅度降低,显著降低了误码率,硬件实现简单,增强了接口的工作稳定性。

一种高速时钟信号数字调相器设计

时钟调相电路在高速串行数据传输(Serializer-Deserializer,Serdes)和时钟数据恢复等技术中得到广泛应用,如何实现结构简单、精度高的多相时钟,是提高Serdes性能的核心.本文提出了一种改进的粗精调结合的数模转换结构,提高了时钟信号的多相位插值的精度.该时钟电路是一种由数字信号控制的64相位的高速时钟信号调相电路,采用多组双尾电流源的双路差分恒流放大器和单尾电流源的双路差分恒流放大器,分别实现粗调和微调,完成基于电流的相位调节.本文提出的数字信号控制高速时钟信号调相电路,具有频率高、稳定性强、精度高、结构简单、易于实现等优点.基于以上方法,完成了基于SMIC 55 nm CMOS标准工艺的3.5 GHz、64相位输出的高速时钟调相电路,模块版图面积为0.039 mm2,具有较小的面积;电路理论分析表明,采用这种结构的相位插值器,DNL和INL出现的最大偏移度数都在1°左右,具有较高的精度.

基于高频时钟的工业变频器电磁干扰抑制技术

为了降低或避免电磁干扰对工业变频器运行产生的不良影响,提高工业变频器运行的安全性与稳定性,基于高频时钟技术研究设计了一种工业变频器电磁干扰抑制方法。分析工业变频器电磁干扰的产生途径,为抑制方法提供理论依据,利用锁相环技术,设计高速展频时钟发生器,计算高速展频时钟发生器结构中各个电子器件的关键运行参数,实现对工业变频器电磁干扰的调节与抑制。仿真试验结果显示,从所设计方法的频谱分析曲线趋势可以看出对工业变频器电磁干扰量的抑制效果明显,具有可行性。对于随机的5组不同频率节点数据,设计方法的抑制量为15.8~16.5 dB,满足实际工程所需10 dB的基本要求,具有可行性与稳定性,为工业变频器的高效运行提供了技术支持。

基于PCB仿真的高速时钟电路设计研究

随着电子线路设计复杂程度的增加 ,以及人们对于电路性能要求的不断提高 ,对于高速电路设计的仿真显示出越来越重要的地位。该文主要介绍了基于信号噪声分析软件 (SigNoise)对于印刷电路板 (PCB)的仿真 ,并对高速时钟电路设计中的传输线距离考虑、匹配电阻设计、PCB布线形状进行了深入的研究。文中对于高速数字电路信号完整性和电磁兼容性的分析 ,对于电子线路的设计具有很好的参考价值。

EtherCAT从站设计及精确时钟同步技术研究

EtheCAT是一种具有高速性和高实时性的以太网现场总线,是运动控制及工业机器人不可或缺的高速通信手段。为解决对多自由度机器人协调控制等构成的分布系统的同步问题,基于EtherCAT网络拓扑结构,重点分析了DC(distrilbuted clock,分布时钟)同步机制、算法及主从系统间的通信时序,深入研究了主站网卡驱动延时、从站物理位置和数据帧循环周期等几个关键因素对同步性能准确度和精度的影响。通过设计实时驱动网卡程序、完善从站的物理顺序、缩短数据帧的循环周期使之得以改善,并在搭建的ET1100与STM32F407并行传输数据的EtherCAT从站平台上测试,实验结果证明EtherCAT同步误差能够达到小于15 ns的精度,足以满足高速同步实时需求。

高速数据采集系统中时钟的设计

本文介绍在采用分相多路数字化技术的高速数据采集系统中,等相位差同频率时钟的的设计重点。讨论高频系统中时钟参数对系统性能的影响,提出利用FPGA内部的锁相环PLL产生时钟信号的设计方案,消除时钟抖动、减小相位噪声。文中给出数据采集系统的一种时钟设计实例,并对设计方案进行仿真分析,可以应用于最高实时采样率800MHz数据采集系统中。

高速数字存储示波器前端电路设计

采样速率是数字存储示波器的瓶颈,它制约着数字存储示波器的发展。针对这一问题,在分析时间交叉采样方法原理的基础上,提出了一种用低速电路实现高速采样的设计思路。具体介绍了示波器的信号调理电路和高速并行ADC系统的基本原理,并详细分析了各部分硬件电路。该电路系统不仅性能好、成本低,而且采用此电路的示波器已投入生产,产品符合要求、运行稳定。

基于Aurora协议的高速通信技术的研究

介绍了基于模块化方法在FPGA上实现高速通信的设计方案。系统在Aurora协议下采用高速串行收发器Rocket I/O,解决了不同端口收发时钟补偿带来的数据丢失问题,并结合SFP光模块对高速AD采样信号进行有效的传输。实验证明了方案的可行性,其对提高雷达信号处理带宽、改进雷达的探测性能具有较大的意义。

基于时钟网络的高速数据采集与处理系统设计

针对全波形激光雷达中高速率数据采集系统的需求,研制了一种基于时钟网络的高速数据采集与处理系统,对其中的关键技术进行了研究。在对FPGA片同步技术及时钟抖动机理进行分析的基础上,提出一种以锁相环和时钟缓冲器为主要构建单元的高质量时钟网络管理方法。该时钟网络管理方法通过对高速ADC输出随路时钟的主动干预,解决了多路高速数据锁存困难的问题。实验结果显示:该高速数据采集与处理系统已实现高达1.2 GSPS的采样率以及与之匹配的数据处理速率,有效位数大于8 bit,在实现高速数据采集的同时满足较高分辨力的要求。

高速网络测量系统时钟同步的研究与分析

在监测网络流量行为中,时钟同步是提供准确的网络测度测量值的前提保证.单向延迟等网络性能测度至少需要毫秒级的同步精度.然而,在高速、大规模、分布式的网络环境下,高速的网络流量影响了系统的时钟响应信号,使得原本是线性模型的相对时钟偏移模型受到影响.这一影响使得即便使用NTP或者GPS,都无法很好地解决时钟同步问题.本文以一个分布式的抽样测量监测系统PERME和CERNET地区网主干为依托,详细分析和讨论了高速IP网络中的时钟偏移问题.通过大量真实的实验数据对高速网络中的时钟同步问题进行了研究和分析.同时,对如何解决实验中出现的模型的非线性问题指出了自己的见解.

基于时钟细分法的弧齿锥齿轮传动误差测量研究

为提高弧齿锥齿轮传动机构的啮合质量、改善传动部件的啮合性能,通过对传动误差检测原理的分析,提出一种使用固定频率的时钟信号对角位移传感器输出的脉冲进行细分的方法,建立齿轮副传动链误差的测量模型;然后通过同步采集的时间刻度信号对数据进行二次采样,重构传动误差的时域序列,进而实现传动链的谱分析;最后,搭建了传动误差检测试验平台,并对一弧齿锥齿轮副啮合时的传动误差进行测量验证。结果表明,该方法测量精度高,时间延时少,其结果能够为弧齿锥齿轮的设计与加工修形提供实验依据,具有较广的应用前景。

应用于高速数据采集系统的超低抖动时钟电路

分析了高速数据采集系统对采样时钟抖动的要求,给出了时钟相位噪声和时钟抖动的转换关系;采用HITTITE的HMC1035LP6GE频率综合芯片作为主芯片,设计了时钟生成电路,2500 MHz输出时钟抖动测量值90 fs(整数工作模式,输入频率100 MHz,鉴相频率100 MHz,环路滤波带宽127 kHz,积分区间[10 kHz,10 MHz])。对比时钟生成电路在各种工作模式下的性能,给出了对应的设计指南。

北斗授时技术在高速铁路信号系统地面设备时钟同步中的应用

利用北斗授时技术实现高速铁路信号系统时钟自动同步,有利于提高系统信息安全和维护水平,但目前北斗授时技术在铁路信号系统中尚无应用先例。结合高速铁路信号系统地面设备时钟同步应用现状,分析信号地面设备时钟同步需求;通过分析世界上主流卫星导航系统优缺点,结合中国铁路信号系统需求,选择北斗授时技术作为高速铁路信号系统地面设备的时钟同步技术;构建基于北斗授时技术的总体方案和具体应用方案;最后对时钟同步设备功能、系统接口和测试方案进行说明。研究成果已在中国铁路广州铁路局集团有限公司广深线实施,实现了信号系统地面设备的时钟自动同步。

基于高速时钟电路终端的信号完整性分析

本文分析了高速时钟电路的终端在确保信号完整性方面的重要作用,介绍了几种常用的终端方法,并用软件对采用上述终端方法的具体电路进行了仿真,最后从工程实现的角度选用了一种适宜的终端方法,得到了实测结果。

2GHz的超高速数据采集系统设计与实现

针对合成孔径雷达对超高速率效据采集系统的需要,研制了一款采样率高达2GHz的数据采集系统。该系统采用了片同步技术实现了采样后高速数字信号的可靠锁存,采用高精度的时钟管理芯片和设计合理的时钟路径对时钟抖动做了严格控制。测试结果表明该系统在2GHz采样率时有效位数大于6比特,实现了在高速采样的同时达到较高分辨率的要求。

CMOS数字电路的速度功耗优化设计

在既定工艺条件下，改善电路性能可以通过改进电路、采用不同的时钟技术以及调整电路的器件尺寸来实现；改进电路，可以提高电路速度，减小或消除时钟偏差问题；选择适当的时钟技术，能够满足功耗、速度或可靠性等方面的不同要求；在优化程序的帮助下，调整器件尺寸能大大减小电路面积并改善电路性能。文中对以上几个方面进行理论分析和计算机模拟，得到有关高速ＣＭＯＳ电路的选择原则和设计方法。

IBIS模型在微机系统时钟设计中的应用

介绍了在移动微机系统设计中引入IB IS(Inpu t/O u tpu t Bu ffer In form ation Spec ification)模型的重要性和必要性,以及IB IS模型在移动微机系统时钟设计中的应用方法,给出了时钟信号仿真的原理与波形.仿真结果表明,IB IS模型在微机系统时钟设计、错误预防中所起的重要作用,可以缩短微机系统设计周期,提高设计的成功率.