1.5 GHz Serdes低抖动锁相环的设计

设计并实现了一种应用于1.5GHz Serdes高速接口系统的低抖动锁相环。出于应用考虑,设计的重点是降低抖动,根据锁相环的系统特点、噪声特性以及物理实现时的种种外部干扰因素的影响,分别提出了系统级设计、电路设计以及版图设计上的减小噪声、降低抖动的方法。电荷泵锁相环采用0.18μm 1P4M互补金属氧化物半导体(CMOS)混合信号工艺制造,芯片面积为700μm×320μm。仿真结果表明,电路中心频率为1.5GHz,锁定时间小于5μs,偏离中心频率1MHz处的相位噪声为-95.39dBc/Hz,RMS jitter为3.6ps,总功耗为6mW。

一种高速SerDes接收端自适应判决反馈均衡器设计

针对高速通信中背板信道非理想特性引入的码间串扰问题,提出了一种增益自适应判决反馈均衡器(DFE)设计方法。该方法采用半速率结构,可在提高码间抗串扰的同时适应高速传输要求。通过引入自适应反馈环路实现最小均方算法(S-SLMS),并根据码间串扰大小自动调整抽头系数以达到最佳均衡效果;采用动态比较器对数据进行采样,在完成正确采样的同时引入尽可能小的延迟。采用5.4 Gbps输入信号进行仿真,结果表明,该均衡器可对加扰的输入信号正确恢复数据,恢复出的眼图宽度为0.91UI,成功消除了2个后标分量,有效消除了码间串扰,DFE整体电路功耗仅17.8 mW。

基于Arria10的高速Serdes接口设计

随着航天测控技术的飞速发展,系统传输速率成为了限制系统整体性能的关键因素之一。Serdes接口以其传输速率高、抗干扰能力强、功耗低等优点,迅速成为高速传输接口发展的主流。针对串行链路速率及带宽不断提高的问题,提出了一种基于Arria10 FPGA芯片的高速Serdes接口模块的设计方案。通过板间的高速数据传输实验,使用Transceiver Toolkit验证了经过PMA参数优化后的单路10 Gbps的传输速率以及最高768 Gbps的总传输带宽,解决了高速传输系统对传输带宽要求高的问题,为系统实现高速数字开关矩阵的设计提供了技术支持。

基于高速SerDes接口芯片的ATE测试板设计

随着通信技术的飞速发展,高速串行互连以其结构简单、不需要传输同步时钟和相比并行传输具有更高数据传输效率等优点而成为了现代通信和数据传输的重要组成部分。随着对数据传输速率要求的不断提高,串化器/解串器(SerDes)接口应运而生。作为高速串行通信的重要组成部分,对其芯片的研究和设计一直是一个热点。主要从基本原理和测试需求2个方面入手,研究分析了高速SerDes接口芯片的测试方案和ATE测试板设计方法。介绍了高速SerDes接口芯片的基本工作原理、回环功能测试和关键测试参数。并从叠层结构、走线规则和板材选取3个方向阐述了ATE测试板的设计方法。

Chiplet技术发展与挑战

随着半导体工艺尺寸逐渐逼近物理极限,芯片的功耗、性能和面积随工艺制程进步而带来的提升越来越小,半导体技术进入“后摩尔时代”。为进一步满足机器学习与人工智能等信息通信行业快速发展带来的高带宽通信需求,基于先进的互连和封装技术的Chiplet技术步入了我们的视野。Chiplet技术将原来的复杂多功能SoC芯片拆成多个小面积、低成本、不同工艺节点的小芯片,再进行重新组装,因其良率高、成本低、集成度高、性能强大、灵活性好、上市时间快等优点受到学术界和产业界的高度关注。本文对Chiplet的技术特征、优势、发展历史以及具体应用进行了梳理和阐述,同时详细介绍了Chiplet的关键核心技术尤其是Chiplet D2D互连技术,最后叙述了Chiplet现存的技术问题与挑战,并给出了未来发展建议。

1.25～3.125Gb/s连续数据速率CDR设计

设计了一款工作速率为1.25~3.125 Gb/s的连续可调时钟数据恢复（CDR）电路,可以满足多种通信标准的设计需求。CDR采用相位插值型双环路结构,使系统可以根据应用需求对抖动抑制和相位跟踪能力独立进行优化。针对低功耗和低噪声的需求,提出一种新型半速率采样判决电路,利用电流共享和节点电容充放电技术,数据速率为3.125 Gb/s时,仅需要消耗50μA电流。芯片采用0.13μm工艺流片验证,面积0.42 mm2,功耗98 mW,测试结果表明,时钟数据恢复电路接收PRBS7序列时,误码率小于10-12。

一种抗电离干扰的高速串行驱动器

针对工业界高速串行接口(SerDes)发射级的驱动器在电离干扰条件下受到单粒子效应(SEE)干扰导致传输出错的问题,分析了经典高速SerDes驱动器结构受SEE干扰的机理,提出了一种采用密勒补偿的互补电流源全差分驱动电路结构,能够显著抑制单粒子效应在驱动器敏感节点上引起的扰动,改善高速SerDes抗SEE干扰的能力。基于所提出的驱动器结构设计了一款3.125 Gbit/s的高速SerDes收发器,并在130 nm部分耗尽型(PD)绝缘体上硅(SOI)CMOS工艺下完成了流片。在SEE的干扰条件下的测试结果显示,该驱动器的单粒子瞬态能量阈值显著高于经典结构驱动器,达到21.9MeV·cm^2·mg^-1,可应用于星载计算机高速数据传输。

应用于高速串行收发器的CDR电路的设计

时钟数据恢复(CDR)电路是高速数据传输系统的重要组成部分。文章介绍了一种半数字二阶时钟数据恢复电路的基本结构、工作原理和设计方法,并进行了仿真和验证,结果表明,电路能够满足系统设计要求。

5 Gsps高速采样系统的设计与实现

现代通信领域对数据采集系统中的采样速率、传输速度与存储速度以及存储容量等技术指标的要求越来越高。针对高采样速率的需求,采用高速采样芯片EV10AQ190,设计并实现了5 Gsps高速数据采集系统。该系统实现的技术难点主要是高速采样器与FPGA之间的高速数据的传输,针对这一难点,采取了延时调整、串并转换以及数据训练对齐等技术手段,使FPGA能够准确地接收采样数据,为后续的数据处理奠定了基础。对采集系统进行了测试,采样速率达到了5 Gsps。

多通道ADC的高速接口设计

针对多通道高速采样器ADS6445的高速串行数据接口特点,提出了一种高速接口的实现方法。使用Xilinx Vertex5系列FPGA接收采样串行数据,利用FPGA的片同步技术通过在线时序调整实现了高速解串;对高速接口的组成及工作原理、片同步技术的特点、设计规则进行了简要介绍,描述了高速接口的时序调整过程;对高速接口的适应能力进行了分析,最后通过仿真及试验验证了接口工作的正确性。

基于高速CMOS时钟的数据恢复电路设计与仿真

文中基于2.5 GB/s的高速型数据收发器模型,采用SMIC 0.18μm的双半速率CMOS时钟进行数据的恢复处理。设计CMOS时钟主要包含:提供数据恢复所需等相位间隔参考时钟的1.25 GHz、16相频锁相环电路;采用电流逻辑模式前端电路构成的复用CDR环路;滤除亚稳态时钟的采样超前、滞后鉴相器;选择时钟与相位插值的控制时钟电路,以及基于折半、顺序查询算法的数字滤波电路。并对时钟进行数模混合仿真检测,测试结果表明:电路对于2.5 GB/s的差分输入数据,可快速高效完成数据恢复和时钟定时复位,具备极高的开发与应用前景。

CMOS 5 Gb/s串行接收器

设计了一个使用0.13μm CMOS工艺制造的低电压低功耗串行接收器。它的核心电路工作电压为1V,工作频率范围从2.5 GHz到5 GHz。接收器包括两个1:20的解串器、一个输入信号预放大器以及时钟恢复电路。在输入信号预放大器中设计了一个简单新颖的电路,利用前馈均衡来进一步消除信号的码间串扰,提高接收器的灵敏度。测试表明,接收器功耗45 mW。接收器输入信号眼图闭合0.5UI,信号差分峰-峰值150 mV条件下误码率小于10^(-12)。接收器还包含了时钟数据恢复电路,其中的相位插值器通过改进编码方式,使得输出信号的幅度能够保持恒定,并且相位具有良好的线性度。

新型多通道宽带接收激励器设计

为满足机载综合前端宽带数据高速射频采样和激励合成的要求,以及解决传统接收激励器平台方案中接收激励与信号处理未分离和传输数据带宽不足两大问题,提出了新型多通道宽带接收激励器设计方案。该方案不仅实现了多通道500 Msample/s高速模数、数模转换,还通过对接收激励通道及高速数据接口逻辑巧妙设计实现了在接收端完美复原传输端数据流信号,实现了FPGA的4x高速吉比特传输接口与后端信号处理FPGA之间最高可达10 Gb/s的高速点对点数据通信,实现了真正意义上的多通道宽带接收激励功能,具有推广意义。

1.5Gbps高速串行数据恢复电路的标准单元实现

在高速串行接口芯片的设计中,高速串行数据恢复电路是设计中的一个难点,由于其高达千兆的传输频率,大多采用模拟电路方式实现·然而同数字电路相比,模拟电路在噪声影响、面积、功耗、工艺敏感度和可测性方面都存在较大的劣势·提出了一个应用于SATA1·0中1·5Gbps高速串行接口的高速串行数据恢复电路,它没有用PLL或DLL等模拟电路的方法,它采用完全数字电路的设计,并用标准单元实现·与用模拟电路实现的串行数据恢复电路相比,此电路设计更加简单易实现,数据恢复快速,而且面积小功耗低·电路被应用在PATA/SATA桥接芯片的设计中,并在标准0·18CMOS工艺下投片生产·

水下机器人数字光纤传输系统的研究与设计

针对某探坝遥控式水下机器人(ROV,remotely operated vehicles)在水下作业时需要与岸基之间完成导航、动力控制和探测信息收集等大量的数据交换的问题,文中设计了一种在1根光纤中传输所有信息的数字光纤传输系统,整个系统的设计核心是基于一片FPGA芯片的高速串行收发器.在高速串行收发器的设计过程中,分别介绍了发送器与接收器的整体结构和功能,利用QuartusII和Modelsim等仿真软件分别对高速串行收发器的各功能模块进行仿真验证,并将该模块应用于整个传输系统中,完成了系统数据传输的要求.该FPGA芯片在系统中的应用不但可以降低系统板级的体积和复杂度,而且实验证明,系统的抗干扰性得到了很大的提高.

基于三路同源时钟的TLK2711高速数传接口设计

随着卫星载荷相机的分辨率不断提升,其获取的图像数据量也迅速增加,如何将载荷数据高速且可靠地传输至后端设备处理是当前所需要解决的问题。本文在高速SERDES接口芯片TLK2711和三路同源时钟的工作原理上进行研究应用,针对星载TLK2711高速数传链路中出现的传输误码等问题做出了分析,提出了一种基于三路同源时钟的高速数传接口设计,并对该高速数传接口具体设计做了详细描述。首先分析原始方案,即无外部参考时钟的FPGA向TLK2711输出时钟信号的缺点,并在原方案基础提出改进方案,在原电路基础上加入三路同源时钟为FPGA和TLK2711提供参考时钟。深入分析了误码率产生的原因及影响,从而提出了最佳相位检测和RS编码,并对其在高速数传接口应用的可行性进行了验证。对接口设计进行验证,实验结果表明,采用TLK2711高速数传接口可实现高达2.5 Gbit/s的数据传输,相比较于原始方案,基于三路同源时钟的TLK2711高速数传接口设计数据时钟抖动下降59.5%,采用的RS编码纠错能力强,使得CRC错误数大幅度降低,显著降低了误码率,硬件实现简单,增强了接口的工作稳定性。

面向光通信应用的CMOS 28 Gbps低功耗高抖动容限CDR电路设计

为了解决光模块中高功耗芯片恶化激光调制器性能,以及解决收发端时钟基准偏差导致误码率高的问题,设计了一款低功耗高抖动容限的时钟数据恢复电路(CDR)。通过采用压控振荡器(VCO)型全速时钟的CDR系统架构和电感峰化的时钟缓冲技术,降低了CDR芯片的功耗;通过在CDR积分通路中引入零点补偿电阻,提高了CDR的抖动容限。该CDR采用CMOS 65nm工艺设计和1.1V电源供电,后端仿真结果表明:当CDR电路工作在28Gbps时,功耗是2.18pJ/bit,能容忍的固定频差是5 000ppm,恢复时钟的抖动峰峰值是5.6ps,抖动容限达到了设计指标,且满足CIE-25/28G协议规范。

应用于10Gbase-KR的二阶时钟数据恢复电路的建模分析与电路设计

本文针对10 Gbase-KR的应用场合,设计了一款基于相位插值器的二阶CDR,通过对其进行线性建模分析,折中抖动容忍、锁定时间以及抖动峰值的关系,选取合适的增益系数,并采用SMIC 40 nm CMOS工艺完成了电路设计.其中二阶滤波器的比例和积分系数可调,可以追踪1000 ppm的偏差,恢复时钟的抖动最差情况为24 ps.

高速接口中多指针弹性缓冲器设计

弹性缓冲器广泛应用于高速接口物理层,一般通过读写指针跳跃和断点保存来完成跳跃字符(SKP)的添加和删除.高速接口对于这种单指针读写的弹性缓冲器有很高的频率要求,容易产生复杂的时序问题.为此基于FPGA,以USB3.0协议为标准,设计了一个具有4个读写指针寻址来实现SKP添加和删除的弹性缓冲器.首先利用输入控制单元改变输入数据中SKP对的排序,输出控制单元改变输出的数据;其次在阈值检测单元中检测弹性缓冲器中的有效数据量是否达到添加或删除的阈值,发出有效指令到读写指针控制单元;最后通过控制4个读写指针寻址来添加和删除数据中的SKP,维持弹性缓冲器的半满状态.实验结果表明,设计的弹性缓冲器可正确实现SKP的添加和删除功能,且时钟频率能够满足USB3.0的协议要求.

实时以太网视频的室内可见光通信系统研究

将LED照明和可见光通信技术结合,构建出基于室内实时以太网视频传输的可见光通信系统.系统发送端利用高速场效应管直接驱动控制光源,并结合以太网数据特征,采用UDP传输协议,对信号进行4B:5B和非归零反相编码(NRZI)相结合的编码.接收端采用基于FPGA的数字锁相环技术对光探测信号的时钟和数据进行恢复和提取.系统实现了室内1m距离的实时以太网视频可见光通信传输,促进了可见光通信技术的实用化.