基于SRIO的双备份数据传输

为了解决在特殊条件下数据通道受到外界因素影响导致数据无法传输的问题,提出一种基于SRIO的双备份数据传输设计方案。设计中使用两个独立的SRIO IP核来实现主路通道和备份通道数据的独立传输,同时通过通道选择模块对数据传输通道进行备份选择。该方案以Xilinx的Kintex 7系列FPGA为SRIO的连接设备,物理层以FPGA芯片内部集成的GTX高速串行收发器作为传输基础;传输链路采用“光模块+光缆”代替电缆实现数据的高速可靠传输,该方案已运用到遥测系统数据采集装置项目,实现了FPGA设备间双备份数据传输。

基于CoaXPress接口的高速串行传输系统设计

CoaXPress是一种新型高速数字图像传输接口标准,适用于各种高速和高带宽图像传输应用。本文设计实现了一种基于CoaXPress接口的高速串行传输系统。针对多路高速串行数据传输、调度、缓存和同步难题,硬件上每个模块设计4路CoaXPress接口,模块以FPGA为核心,采用PCIe3.0×8接口与主控制器进行通信,使用DDR4缓存高速数据;FPGA固件逻辑设计中使用XDMA硬核与主控制器进行通信,使用FDMA完成对DDR4的数据调度,使用GTH收发高速串行数据;采用FIFO缓存同步技术和PXI_TRIG触发总线技术相结合的方法,成功地实现了8个CoaXPress发送模块共32路发送接口之间的同步。最终对CoaXPress接口模块和系统进行了测试,CoaXPress接口的眼图、码速率、误码率、同步精度均满足要求。本文所设计的基于CoaXPress接口的高速串行传输系统工作稳定,性能可靠,已应用于新一代空间飞行器载荷—数传链路测试。

5A06-O铝镁合金差温拉深成形性能研究

采用单向热拉伸试验测定了5A06-O铝镁合金在150~275℃温热条件下的流变应力曲线及厚向异性系数;通过差温拉深试验研究了5A06-O铝镁合金在温热条件下的极限拉深能力。结果表明:随着温度的升高,材料在3个方向的厚向异性系数先增大后减小,并在250℃达到最大值;极限拉深比并不随着温度的升高而单调增大,在250℃达到最大值2.588,然而随着温度的继续升高,极限拉深比反而下降;250℃成形的拉深件有着最低的减薄率与增厚率,壁厚分布最为均匀;随着温度的升高,拉深速度对成形性能的影响愈加明显。

5A06-O铝镁合金板材差温拉深凸耳行为研究

采用单向热拉伸试验测定了5A06-O铝镁合金在温热条件下(150~275℃)的流变应力曲线及厚向异性系数,通过扫描电镜对不同温度下单向拉伸试样颈缩断裂处的断口进行形貌观察分析。通过差温拉深试验研究了5A06-O铝镁合金在温热条件下的凸耳形成及演变规律。结果表明,拉深件的凸耳出现在与轧制方向成45°方向处,且平均凸耳率随着成形温度的升高先降低后增大,在250℃差温拉深条件下平均凸耳率最小,这与平面各向异性系数∆r有密切关系;在150、200、275℃,平均凸耳率随拉深比的增大呈现先增大后减小的趋势,而在250℃平均凸耳率随着拉深比的增大而增大;拉深件45°方向的减薄率与增厚率明显低于0°及90°方向,其原因在于该方向有着最大的塑性应变比r;250℃成形的零件三个方向均有着最低的减薄率与增厚率,壁厚分布最为均匀,其原因在于该温度有着最大的平均塑性应变比r。成形速度对5A06-O铝镁合金的成形性能有着显著影响,在室温及温热条件宜采用较快的拉深速度,本试验中5mm/s为最佳,但随着拉深速度的增加,平均凸耳率呈现上升趋势。

基于FPGA的Serial RapidIO协议的设计与实现

在对RapidIO协议和Serial RapidIO(SRIO,下同)IPcore用户接口介绍的基础上,详细描述了Serial RapidIO交换架构在FPGA上的编程方法,并采用双缓存机制实现了位宽、数据流速的转换,完成了多SRIO节点间的高速数据通信,具有较强的通用性和可移植性。

2.5D系统封装中高速I/O链路信号/电源完整性协同仿真

提出了一种2.5维(2.5D)系统封装高速输入/输出(I/O)全链路的信号/电源完整性(Signal integrity/power integrity,SI/PI)协同仿真方法。首先通过电磁全波仿真分析SiP内部“芯片I/O引脚-有源转接板-印刷电路板(即封装基板)-封装体I/O引脚”这一主要高速信号链路及相应的转接板/印刷电路板电源分配网络(Power distribution network,PDN)的结构特征和电学特性,在此基础上分别搭建对应有源转接板和印刷电路板两种组装层级的“信号链路+PDN”模型,并分别进行SI/PI协同仿真,提取出反映信号链路/PDN耦合特性的模块化集总电路模型,从而在电路仿真器中以级联模型实现快速的SI/PI协同仿真。与全链路的全波仿真结果的对比表明,模块化后的协同仿真有很好的可信度,而且仿真时间与资源开销大幅缩减,效率明显提升。同时总结了去耦电容的大小与布局密度对PDN电源完整性的影响及对信号完整性的潜在影响,提出了去耦电容布局优化的建议。

一种提高通信信息系统SRIO入网成功率的方法

随着现代信息系统任务量的日益庞大,系统对通信带宽、响应速度和可靠性的要求越来越高,通常采用高速高可靠的串行RapidIO总线来完成系统中诸如信号处理模块、数据处理模块、网络交换模块上所有节点之间的互联入网、数据传输,其中节点入网是网络通信的首要和重要条件,某个节点入网失败将导致该节点无法进行后续通信,所以节点入网成功率尤为重要。为提高节点入网成功率,文中介绍了一种兼容国产和进口串行RapidIO总线交换芯片的通信系统,该系统在节点不重新启动的情况下可以高效并可靠地纠错串行RapidIO总线状态,使得各节点可以100%成功入网,提高系统的实时性、稳定性和可靠性。

一种轻小型遥感相机多通道高速图像传输方案

遥感相机图像传输接口性能是影响相机整体性能的重要指标,为解决多通道相机图像数据传输速率高且同时满足轻小型化需求的问题,文章提出一种高吞吐率、低误码率的轻小型相机多通道高速图像数据传输方案,该方案基于CoaXPress接口采用Aurora 8B/10B通信协议,通过FPGA吉比特发送器(Gigabit Transceiver,GTX)实现4套焦面组件下行的高速图像传输,测试数据率达到13 Gbit/s,同时实现上行21 Mbit/s的相机控制数据率。仿真及测试结果表明:该方案极大地提高了相机的图像数据传输速率,接口电缆数量较传统减少近50%,可满足轻小型遥感相机多通道高速图像传输需求,为各类遥感相机高速小型化提供新的解决方案。

基于Docker容器化技术的高速串口通信数据安全储存方法

为了提高高速串口通信数据储存的安全性与可靠性,降低数据丢失的风险,引入了Docker容器化技术,并研究了基于该技术的高速串口通信数据安全储存方法。利用Docker容器化技术,设计适用于高速串口通信数据的虚拟储存空间,以映射海量通信数据。同时,基于混合加解密原理,建立高速串口通信数据加解密机制,并设计密钥,对通信数据进行全方位的加解密处理,以确保虚拟存储空间的安全性。实验测试结果表明,应用提出的储存方法后,高速串口通信数据储存数据的丢失量不超过0.1 GB,能够最大限度地确保通信数据储存的安全性。

基于RocketIO的SATA物理层实现

以Virtex-5系列FPGA内嵌的RocketIO收发器模块为平台,分析SATA(串行高级技术附件)协议的物理层功能,把RocketIO收发器的内部结构特点与协议要求相结合,设计了基于RocketIO收发器的SATA物理层电路。

星载CCD图像数据高速可靠性传输接口设计

随着高分辨率卫星载荷CCD相机的分辨率越来越高,其获取的图像数据量急剧增加,如何将载荷数据高速可靠地传输至后端设备处理是必须解决的问题。本文在高速串行接口芯片TLK2711和同源时钟的基础上进行研究,针对星载TLK2711在高速数传链路中可能出现的传输误码等问题进行分析,提出了一种基于低复杂度CRC算法的高速数传接口设计,分别从硬件和逻辑两个方面进行高速数传的可靠性分析。硬件方面基于同源时钟,在发送端和接收端对FPGA和TLK2711提供参考时钟,逻辑方面通过FB-SC-CRC校验方法,在高速传输时为数据提供数据监测、少错纠正的技术保障,降低了数据传输时的资源消耗。经试验验证,通过使用同源时钟,该数传接口实现了可靠的数据传输,码率可达1600 Mbit/s,误码率约为0,逻辑资源使用比传统CRC降低了约2/3。

基于RocketIO的高速串行协议设计与实现

采用Xilinx公司Virtex-II Pro系列FPGA内嵌得SERDES模块——RocketIO作为高速串行协议的物理层,利用其8B/10B的编解码和串化、解串功能,实现了两板间基于数据帧的简单高速串行传输,并在ISE环境中对整个协议进行了仿真,当系统频率为100MHz,串行速率在2Gbps时,在验证板上用chipscope抓取的数据表明能够实现两板间数据的高速无误串行传输。

塑闪探测器读出系统的高速串行数据传输模块设计

针对塑闪探测器读出系统对高速串行数据传输的需求,本文设计了一种基于FPGA的高速串行数据传输模块,旨在实现塑闪探测器读出系统的高效数据传输。该模块采用串行/解串(Serializer/Deserializer,SerDes)器件TLK2711,构建全双工点对点的串行通信协议,逻辑设计涵盖了控制模块、发送模块、接收模块以及发送/接收FIFO等。在FPGA平台上实现后,通过ModelSim进行仿真验证该模块在链路同步、数据帧传输和链路管理的表现。完成仿真后进行上板验证,实现了2.5 Gb/s的高速串行传输速率和小于10-12的误码率。这一设计显著提升了数据传输性能,为塑闪探测器读出系统的精确性和稳定性提供支持。

基于RocketI O的高速光收发器的设计与实现

基于Xilinx公司的Virtex-6系列FPGA的Rocket IO,设计了包含高速收发器和高速串行接口的高速串行通信模型及Virtex-6系列FPGA的硬件平台。以Rocket IO为编码工具,实现了速率达6.25Gb/s的高速串行通信,给出了仿真结果和Chipscope在线调试实验结果,误码率低于10-12。

基于SRapidIO及PCIe协议的雷达多通道数据光纤高速记录系统

针对目前雷达原始零中频数据后期重新分析的需求,实现低成本的雷达多通道高速数据记录的目的,通过对串行高速输入输出(SRIO)协议三层链路建立过程的分析与实测,设计了基于光纤传输的雷达数据接口,解决了雷达处理机与数据记录卡间Xilinx与Altera两个FPGA厂商SRIO协议互连的问题,以及设计了基于分页DMA控制的PCIe协议接口转换与数据乒乓记录系统,实现了数据传输接口的标准化,实现了高速数据的低成本与高可靠记录。本系统的实现解决了新体制雷达获取实测数据中面临的数据量大、数据通道多、雷达与记录端的远距离传输问题。

一种基于Rocket I/O的视频数据采集和高速串行传输系统的设计与实现

介绍了一种以VIRTEXⅡPRO系列FPGA中RocketI/O为核心的视频数据采集和高速串行传输系统的实现方案。分析了串行器和解串器的结构,给出了RocketI/O进行高速串口通信的同步方法,采用Verilog语言描述了一种保护帧同步的状态机。在此基础上,自定义了一种简单的数据帧结构,完成了数据率为1.25Gb/s的1500m点对点链路的高速传输。分析了高速差分信号的阻抗匹配方案和抗干扰措施。最后给出了收发方向上的后仿真波形,整个设计在Xilinx公司的XC2VP4fg456上实现,占用资源量为7360等效门。

基于RocketIO的FPGA互连研究及应用

介绍了Xilinx Virtex-6及Virtex-5 FPGA内嵌的高速串行收发器RocketIO,实现了Virtex-6与Virtex-5FPGA之间数据的高速传输。仿真结果表明,RocketIO传输稳定速度可达3 Gbit·s-1,能够满足高速存储系统的要求。

高速串口以太网通信系统研究与设计

为了解决当前串口转以太网通信模块中传输速率慢、实时性差、实用性不高等问题,文中设计了一种高速实时以太网通信方案。该方案以FPGA作为驱动平台,结合以太网协议栈芯片CH395Q的特性优化了SPI通信协议,提高了数据传输速率;设计并实现了一种高速串行通信转低速串行通信的技术,极大地提高了数据传输的实时性。通过UDP数据组帧的形式进行网口数据收发,测试结果表明,该系统进行数据传输时SPI的实际传输速率能够达到15 Mbit/s,而且以太网通信的平均丢包率为0.085 2%。

多端I/O系统用BiCMOS连线逻辑电路

为了满足数字通信和信息处理系统多端输入/输出(I/O)、高速、低耗的性能要求,笔者设计了几例BiCMOS连线逻辑电路,并提出了采用0.5 ?m BiCMOS工艺,制备所设计的连线逻辑电路的技术要点和元器件参数.所做实验表明了设计的连线逻辑电路既具有双极型逻辑门电路快速、大电流驱动能力的特点,又具备CMOS逻辑门低压、低功耗的长处,而且其扇入数可达3~16,扇出数可达1~18,因而它们特别适用于多端I/O高速数字通信和信息处理系统中.

基于CH579的高速串口服务器

针对目前的串口到网口数据透传模块存在传输速度慢、稳定性差、串口参数无法远程配置等问题,设计了一种基于CH579型号单片机的高速串口转以太网服务器。该系统通过采用串口八级FIFO缓存方式提高数据传输速率,通过优化串口成帧机制降低丢包率从而提高系统稳定性,通过设计串口参数配置协议实现上位机对串口参数的远程配置。测试结果表明:系统进行透明传输时串口最高波特率能达到5 Mbit/s,平均丢包率为0.0650%。因此该系统在提高串口波特率,提升系统稳定性和通用性上有明显改善。