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超前进位加法器混合模块延迟公式及优化序列 被引量:4
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作者 王礼平 王观凤 《微电子学与计算机》 CSCD 北大核心 2005年第1期152-155,共4页
为扩展操作位数提出了一种更具普遍性的长加法器结构──混合模块级联超前进位加法器。在超前进位加法器(CLA)单元电路优化和门电路标准延迟模型的基础上,由进位关键路径推导出混合模块级联CLA的模块延迟时间公式,阐明了公式中各项的意... 为扩展操作位数提出了一种更具普遍性的长加法器结构──混合模块级联超前进位加法器。在超前进位加法器(CLA)单元电路优化和门电路标准延迟模型的基础上,由进位关键路径推导出混合模块级联CLA的模块延迟时间公式,阐明了公式中各项的意义。作为特例,自然地导出了相同模块级联CLA的模块延迟时间公式。并得出和证明了按模块层数递增级联序列是混合模块级联CLA各序列中延迟时间最短、资源(面积)占用与功耗不变的速度优化序列。这一结论成为优化设计的一个设计规则。还给出了级联序列数的公式和应用实例。 展开更多
关键词 超前进位加法器(CLA) 混合模块 延迟时间公式 速度优化序列
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用户侧分布式储能参与一次调频的日内前瞻-值函数近似策略 被引量:8
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作者 温可瑞 李卫东 +2 位作者 孙乔 巴宇 王海霞 《电力系统自动化》 EI CSCD 北大核心 2022年第20期33-42,共10页
用户侧分布式储能响应电价同时参与一次调频(PFR)服务的日内运行过程,需要在多维不确定信息下开展优化决策,以保障PFR的可靠性能及运行经济效益。将日内运行问题构建为考虑PFR性能约束的马尔可夫决策过程,进而提出了一种“前瞻-值函数... 用户侧分布式储能响应电价同时参与一次调频(PFR)服务的日内运行过程,需要在多维不确定信息下开展优化决策,以保障PFR的可靠性能及运行经济效益。将日内运行问题构建为考虑PFR性能约束的马尔可夫决策过程,进而提出了一种“前瞻-值函数近似”混合运行策略。在离线阶段,基于近似动态规划思想引入决策后状态近似值函数,以表征不同时段状态下的长期期望效益,并利用差分学习算法对近似效益函数开展离线训练。日内运行过程中,结合滚动更新的预测信息以及离线训练的长期时域近似效益函数,在线滚动优化两阶段近似动态规划模型以动态获取各时段近似最优决策。算例结果表明,所提策略能够兼顾全局经济效益与在线运算开销,同时保障分布式储能资源的频率响应能力。 展开更多
关键词 分布式储能 实时电价 一次调频 日内运行 混合前瞻 值函数近似
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混合模块无等待时间序列超前进位加法器设计 被引量:3
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作者 王元媛 王礼平 《微电子学与计算机》 CSCD 北大核心 2005年第12期12-15,20,共5页
在不增加超前进位加法器模块延迟时间的条件下,为最大限度地扩展操作位数,在分析混合模块超前进位加法器(CLA)延迟时间公式的基础上提出了混合模块无等待时间序列超前进位加法器。给出了混合模块CLA的无等待时间序列和无等待时间完全序... 在不增加超前进位加法器模块延迟时间的条件下,为最大限度地扩展操作位数,在分析混合模块超前进位加法器(CLA)延迟时间公式的基础上提出了混合模块无等待时间序列超前进位加法器。给出了混合模块CLA的无等待时间序列和无等待时间完全序列的定义,推证出序列的延迟时间公式及重要性质。并在功耗、面积(资源)占用约束下,优化设计了操作位数复盖范围为10~854位的94个混合模块无等待时间序列超前进位加法器。实现了保持CLA模块速度条件下,最大限度地扩展操作位数的目的。 展开更多
关键词 超前进位加法器 混合模块 无等待时间序列 延迟时间公式 操作位数 优化设计
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两阶段混合流水车间批调度问题的前瞻组批算法 被引量:3
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作者 池焱荣 刘建军 +1 位作者 陈庆新 毛宁 《计算机集成制造系统》 EI CSCD 北大核心 2019年第10期2559-2570,共12页
考虑背景行业对拖期量、机器效能和组批质量的复合需求,为实现两个加工阶段的组批优化与返工干扰下的快速响应,构建了一类面向不确定性环境的前瞻组批算法。事件驱动的前瞻组批决策确定前阶段当前空闲机器的下一个最佳开工批次,同时联... 考虑背景行业对拖期量、机器效能和组批质量的复合需求,为实现两个加工阶段的组批优化与返工干扰下的快速响应,构建了一类面向不确定性环境的前瞻组批算法。事件驱动的前瞻组批决策确定前阶段当前空闲机器的下一个最佳开工批次,同时联动触发后阶段的组批排产决策,并基于返工干扰的影响范围调整原排产方案。所提算法的核心是基于双层折衷规划模型对批次拖期指数和批次优劣指数两个优化目标进行深度协调。仿真结果表明,与5个类似方法相比,所提算法具有优越性。 展开更多
关键词 两阶段混合流水车间 批调度 实时控制 前瞻组批 折衷规划
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TC^2CLA的混合模块延迟公式及优化序列 被引量:2
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作者 王元媛 王礼平 《微电子学与计算机》 CSCD 北大核心 2008年第11期64-67,71,共5页
为提高长加法器的运算速度,扩展操作位数,提出了一种加法器结构——混合模块顶层进位级联超前进位加法器(TC2CLA).该结构将层数Mj>1的CLA模块底层进位级联改为顶层超前进位单元进位级联.在CLA单元电路优化和门电路标准延迟时间tpd的... 为提高长加法器的运算速度,扩展操作位数,提出了一种加法器结构——混合模块顶层进位级联超前进位加法器(TC2CLA).该结构将层数Mj>1的CLA模块底层进位级联改为顶层超前进位单元进位级联.在CLA单元电路优化和门电路标准延迟时间tpd的基础上,由进位关键路径推导出混合模块TC2CLA的模块延迟时间公式,阐明了公式中各项的意义.作为特例,导得了相同模块TC2CLA的模块延迟时间公式.并得出和证明了按模块层数递增级联序列是混合模块TC2CLA各序列中延迟时间最短、资源(面积)占用与功耗不变的速度优化序列.这一结论成为优化设计的一个设计规则.还给出了混合模块级联序列数的公式和应用实例.TC2CLA和CLA的延迟时间公式表明,在相同模块序列和不等待(组)生成、传输信号的条件下,最高位进位延迟时间及最高位和的最大延迟时间减小. 展开更多
关键词 超前进位加法器 顶层进位级联 混合模块 延迟时间公式 速度优化序列
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