基于Innovus的局部高密度布局规避方法

标准单元布局是数字集成电路后端设计的重要环节之一,标准单元密度过高影响着工具的布线和时序的优化。采用UMC 28 nm工艺,基于Innovus的两种方法,解决由于局部高密度标准单元导致保持时间违例无法通过工具自动化修复的问题,在实现时序优化的同时降低了动态IR Drop。结果表明,在PreCTS阶段设置setPlaceMode-place_global_max_density value对于后续时序优化效果更好,且动态IR Drop降低8.85%。

基于Innovus工具的28 nm DDR PHY物理设计方法

随着CPU、DSP等器件的处理速度迅速提高,对内存的速度和各方面的需求迅速增加。早期的SDRAM工作频率发展到133 MHz已到极限,成为系统性能的瓶颈。DDR(双倍数据率)技术随之应运而生,目前DDR4的性能已经可以达到3200 Mbps级别。DDR PHY作为存储控制器和DRAM颗粒物理接口之间的通用接口,是制约DDR读写速度提升的关键。本文以TSMC 28 nm工艺的DDR PHY设计为例,结合Innovus工具,在描述流程之外,重点研究解决了后端物理设计中时序路径的时间预算、延时优化、路径对齐等问题。最后该DDR PHY在一款工业级DSP中成功集成,并且板级测试结果表明其物理设计结果达到指标要求。

基于Innovus工具的IR Drop自动化修复

在先进工艺节点下,芯片电源网络的电阻增加和高密度的晶体管同时翻转会在VDD和VSS上产生电压降(IR Drop),导致芯片产生时序问题和功能性障碍。采用基于Innovus工具的三种自动化IR Drop修复流程在PR(Placement and Route)阶段优化模块的动态IR Drop。结果表明,Pegasus PG Fix Flow和IR-Aware Placement这两种方法能分别修复设计的48%和33.8%的IR Drop违例,且不会恶化时序和DRC(Design Rule Check),而IR-Aware PG Strape Addition这种方法的优化力度相对较小,且会使DRC有较大程度的恶化。

基于Innovus提升芯片性能的物理实现方法

对于规模日益增大,工作频率不断增加的高性能芯片设计,性能一直是物理设计的重点和难点。缓冲器的插入是为了最小化信号线延时,进而优化时序,提升性能。描述了使用CadenceInnovus工具建立物理设计流程,减少各步骤间的偏差。同时在此流程的基础上提出二次布局优化方法,在16nm下,通过一个高性能芯片设计验证了该流程与方法,实例结果表明,设计性能得到很大改善,其中时序优化达85.07%,该流程及方法可有效提升高性能芯片性能。

Innovus机器学习在高性能CPU设计中的应用

高性能芯片设计在7 nm及更高级的工艺节点上,设计规模更大、频率更高、设计数据和可变性更复杂,物理设计难度增大。机器学习在多领域均获得成功应用,复杂的芯片设计是应用机器学习的一个很好的领域。Cadence将机器学习算法内置到Innovus工具中,通过对芯片设计数据进行学习建模,建立机器学习模型,从而提升芯片性能表现。建立了一个应用机器学习优化延时的物理流程来提升芯片设计性能。详细讨论分析了分别对单元延时、线延时、单元和线延时进行优化对设计的影响,进而找到一个较好的延时优化方案。最后利用另一款设计难度更大,性能要求更高的模块从时序、功耗、线长等方面较为全面地分析验证设计方案的合理性。

基于Cadance Innovus的高速4核ARM Cortex-A17 CPU物理实现

移动应用对移动处理器性能、功耗的要求不断提升。如何提高主流的ARM CPU的频率来达到提高性能的目的成为处理器物理设计的重点之一,业界的选择主要有ARM处理器优化套件(Processor Optimization Pack,以下简称POP)解决方案或是各公司的自有技术。对采用这两种方法的设计进行比较,结果显示:在28 nm工艺节点,对于4核ARM Cortex-A17的设计,采用Innovus进行物理实现,大部分功耗、性能、面积(Power、Performance、Area,以下简称PPA)指标超越基于POP解决方案的设计,证明了Innovus在高速ARM CPU设计中的优异性能。

基于INNOVUS平台的云端训练AI芯片设计

近年来,随着人工智能技术开始广泛应用,大规模和超大规模逻辑复杂的人工智能(Artificial Intelligence)芯片设计需求日渐增加,后端物理实现在布局布线方面的挑战也随之而来。由于复杂的数据交互给传统的后端宏单元布局规划工作带来很大的挑战。在宏单元的摆放,绕线阻塞的评估和低功耗的实现等方面的难度越来越大,需要增加迭代次数来寻求最优方案,从而需要较长的设计周期。为了满足市场应用的需求,如何提高设计效率就成为AI芯片设计的一个重要课题。本文主要介绍基于Cadence新一代布局布线工具Innovus平台,为了实现高标准的PPA(Power Performance Area),引入新的方法学—混合摆放(Mix-Place),并提出了一套快速布局规划(Floorplan),兼顾时序的压降优化(Timing Aware IR Drop Eco)和光刻坏点修复(Fix Litho Hotspot)相结合的一体化完整解决方案。采用先进的FinFet工艺,完成了Enflame自主研发的云端训练AI芯片设计后端物理实现的快速迭代工作。在保证时序收敛的基础上,降低功耗,提高面积的利用率和绕线的可预测性,有效地缩短了设计周期,完成投片,并推进产品的更新换代。

基于Innovus的复杂时钟结构分析及实现

在先进工艺节点下,随着设计规模越来越大,时钟频率越来越高以及时钟结构越来越复杂,最终整个设计收敛对于时钟质量的依赖越来越明显。针对类似多输入动态mux复杂时钟、IP模块多内部输出时钟等复杂的时钟结构,采用分析时钟框图及基于Innovus工具从网表中提取时钟结构的分析方式进行时钟结构上的详细梳理,提出针对时钟结构分析及clock spec的优化方法。同时在一个超大规模的16 nm top design上基于优化后的clock spec进行CTS,并结合multi-tap的clock tree做法,从得到的结果可以发现在run time、clock latency等方面都有较大的提升,能够满足项目要求的时钟长度等要求,有效避免block接口的时序冲突。

16nm FinFET工艺信号EM问题的分析和解决

信号电迁移的问题在先进工艺节点越来越受到重视。通过一个基于16 nm TSMC工艺的SoC芯片,分析了Innovus和Voltus两个工具在信号电迁移分析结果的差异。通过对成因的分析,解决了Innovus存在的问题,使得绝大多数信号电迁移问题在布局布线阶段得到解决,大大缩短了后端设计收敛时间。

从RTL到GDS的功耗优化全流程

功耗作为大型SoC芯片的性能功耗面积(PPA)三要素之一,已经变得越来越重要。尤其是当主流设计平台已经发展到了7 nm以下。AI芯片一般会有多个核心并行执行高性能计算任务。这种行为会产生巨大的功耗。因此在AI芯片的设计过程中,功耗优化变得尤为重要。利用一个典型的功耗用例波形或者一组波形,可以从RTL进来开始功耗优化。基本的方式是借助Joules-replay实现基于RTL波形产生相对应的网表波形。在Genus的syn-gen、syn-map、syn-opt三个综合阶段,都可以加入Joules-replay,并且产生和综合网表相对应的波形,用于Innovus PR阶段进一步地进行功耗优化。在Innovus中实现Place和Routing也分为3个阶段:place_opt、cts_opt和route_opt。同样每一步都可以引入Joules-replay来生成功耗优化所需的网表波形。最终在Tempus timing signoff的环境中,再次引入波形进行功耗优化。基于上面的一系列各个节点的精确功耗优化该设计可以获得10%以上的功耗节省。此时再结合multi-bit技术,最终可以获得21%的功耗节省。

基于28nm工艺的芯片时钟树研究

随着工艺的不断发展,芯片集成规模增大,工作频率不断增加,给传统的IC设计带来巨大的挑战。基于UMC 28 nm工艺,采用Innovus工具布局布线,重点描述了时钟树绕线方法、early clock方法以及useful skew的应用。研究表明,采用early clock方法可以有效地解决绕线拥塞问题,最终short数量从219减少到5,并且当时钟绕线采用双倍宽度、双倍间距,应用useful skew可以将setup最差违例从-0.088 ns优化为0 ns,减少eco迭代过程。

基于SAI工具的网表生成器的优化

阐述基于Cadence的SAI工具进行优化,通过INNOVUS产品中的DB ECO等命令以及一些算法,为工具添加了新功能,提高了工具的自动化程度,对比SAI工具优化前后生成的网表,分析优化结果。

Multi-Tap FlexHtree在高性能CPU设计中的应用

对于高性能CPU设计,特别是在16 nm以及更高级的工艺节点上,signoff的corner很多,增加公共时钟路径长度、改善各RC端角下时钟延迟的一致性、降低设计的局部时钟偏斜已经成为数字后端设计师的共识。Cadence innovus工具新增的multi-tap FlexHtree结构时钟树方案不仅提供了H-tree对称的时钟缓冲器单元结构和相等的线长特点,而且其对几何对称性降低了要求,确保了时序单元摆放完毕后就可以进行时钟树综合。建立了一个自动化的FlexHtree实现流程来降低不同corner下的时钟偏斜。详细讨论了FlexHtree tap点的数量以及子树时钟综合引擎对时钟偏斜和设计时序的影响,进而找到了一个较好的FlexHtree实现方案。最后从时序、功耗和单元数量等方面对FlexHtree、CCOPT和鱼骨型Fishbone结构时钟树进行了较为全面的比较,从而得出该设计更适合采用灵活的FlexHtree结构。

5 nm MSOA RapidPDK及物理实现

随着当今电子行业的发展,对SoC芯片,尤其是数模混合芯片的要求越来越高。和传统的DEF/GDS数据交互方式相比,Mixed Signal Open Database(MSOA)RapidPDK可以帮助设计人员通过相同的PDK更好地完成数字工具Innovus和模拟工具Virtuoso之间的数据传递。首先描述了5 nm MSOA RapidPDK生成方式,其次使用生成的PDK实现5 nm IP物理实现,同时验证MSOA flow对5 nm设计在版图完成和交付方面的速率提升。

一种用于跨平台数字后端流程中电压降违例修复的高效自动方法

由于半导体芯片设计已经到了纳米量级,单位面积内的标准单元越来越密集。这个可以不断提升芯片的集成度,但同时也让单位面积内的电流密度或者说单位面积的功耗密度不断增加。这就需要数字后端工程师需要在电路设计中考虑电源网络和功耗问题,目的是不要出现过大的压降。目前行业内对最终电压降的违例大多是通过手动修复的方式。这种方式的效率非常低。布局布线工具如cadence的innovus也提供了自动修复的流程。但是默认流程的修复效果不能在最终的签核(signoff)工具中得到验证。这是由于行业内大多设计公司采用了Synopsys的Starrc和PrimeTime作为signoff的工具。而这两个工具对RC参数和时序的算法与Cadence的工具不一致。这就会造成innovus内部看到的电压降情况与voltus signoff的不一致。从而达不到针对性的修复。本文基于行业内流行的跨平台数字后端流程,将signoff阶段的RC和时序数据加载到innovus当中,让innovus看到了和signoff同样的电压降情况,从而做到了自动又高效的电压降违例修复。