基于并行预测的前导零预测电路设计

前导零预测电路是提高浮点加法器运算速度的一个重要手段,本文提出了一种适用于高速浮点加法器的前导零预测电路。它采用了独特的并行预测算法来分别预测做浮点减法运算时结果为正和为负的两种情况下的前导零数,再通过尾数运算结果的进位来判断运算结果的正负并对前导零预测的结果进行选择。该方法使得浮点减法运算前无需比较尾数的大小,且并行的预测算法共用部分逻辑电路,从而使加法器在运算速度提高的基础上降低了加法器的面积。最终的验证结果表明该方法正确有效。

一种高速浮点加法器的优化设计

高性能浮点加法器是现代微处理器中的重要部件,是实时图像处理和数字信号处理的核心,同时也是微处理器数据处理的关键路径,其完成一次加法操作的周期基本决定了微处理器的主频。本文介绍了一种高速浮点加法器的优化设计,它通过采用基于Two-Path算法的错位并行改进算法;在前导零预测电路设计中采用并行预测;尾数的54位CLA加法器中采用NAND门来代替以前CLA中常用的NOT门和AND门等一系列的改进措施,从而提高了浮点加法器的速度,使得加法运算由传统的5周期变成3周期,经仿真验证后,加法器的频率能达到350MHz。经仿真验证后,采用逻辑门比传统的浮点加法算法节省了23%。