DPSD算法的FPGA高效实现

为有效降低实际应用中多通道低频正余弦信号以及高频正余弦信号的DPSD检测算法对DSP处理能力的过高要求,分析了数字信号处理硬件一般架构,提出基于现场可编程门阵列(FPGA)的DPSD算法实现的2种有效架构。针对多通道检测,该架构能够显著降低硬件资源消耗;针对高频检测,架构最大可实现采样率为系统时钟。该结构在FPGA A3P400实现最大70Mbit/s的采样率,能够极大地降低DSP在高采样率时DPSD的计算负担。讨论了设计思路与方法以及新设计在FPGA中的实现,给出详细的硬件结构、有限状态机(FSM)图、FPGA硬件资源消耗以及仿真测试结果。这2种基于FPGA的DPSD架构具有灵活的可配置性,在保证计算精度的同时,可满足不同的通道数量以及速率检测需求。