基于March C+改进算法的MBIST设计

针对SRAM内建自测试(MBIST),介绍几种常用的算法,其中详细介绍March C+算法,在深入理解March C+算法的基础上对其提出改进,以此提高MBIST的故障覆盖率。并且利用自顶向下设计方法,Verilog HDl设计语言、设计工具等设计MBIST电路及仿真验证,证明了本设计的正确性和可行性。

基于MBIST的多片SRAM联合测试实现

现代ASIC设计中,存储器特别是SRAM的使用必不可少,用于存放大量数据。在稍微大的电路设计中,可能会需要多片不同大小的SRAM以配合整体工作。用EDA软件当然能够生成对应的MBIST电路代码,但多片SRAM会产生多个这样的控制电路,这无疑产生了不必要的浪费。从自身设计的单片SRAM的MBIST电路出发,基于此提出只用一个MBIST控制电路实现多片不同大小SRAM联合测试的方案,并给出综合报告以及其仿真结果。

嵌入式SRAM MBIST优化设计研究

随着制造工艺的进步和SoC功能的日益丰富,现代SoC大多会集成大量不同种类的嵌入式SRAM,三单元耦合故障对电路的影响开始加深.传统MBIST通常基于EDA工具直接实现,以检测单、双单元故障为主,无法全面覆盖三单元耦合故障,应用于现代SoC时还面临测试开销过大,测试覆盖率低等问题.通过提出一种针对三单元耦合故障,以及基于嵌入式SRAM的大小、类型、数量和版图布局的精细化MBIST优化设计方法,实现了SoC芯片面积和测试时间的平衡和优化,降低了测试成本并提升了测试覆盖率.

嵌入式存储器MBIST设计中内建自诊断功能研究

针对大规模嵌入式存储器可测性设计技术——存储器内建自测试(MBIST)中的故障诊断问题,介绍了MBIST设计的扩展功能——存储器内建自诊断(MBISD)。在引入存储器内建自测试的基础上,详细分析了存储器内建自诊断模块根据输出故障信息自动分析器件失效原因、并对失效单元进行故障定位和识别的基本原理及其中的关键算法,并用一块SRAM的MBIST设计(采用Mentor公司的MBISTArchitect完成)中的MBISD具体实例进行了仿真验证。存储器内建自诊断的应用,大大提高了存储器的成品率。

基于SRAM测试的MBIST电路实现方案

现代SOC电路设计中,存储器特别是SRAM模块的面积占有很大的一部分。通常测试这些存储器采用的方法是通过EDA工具来生成MBIST电路来对SRAM进行测试。然而在没有专门EDA工具的情况下,我们必须手工写电路。本文提供了这一手工MBIST的实现方案,并给出仿真和综合结果。

软件与MBIST协同的片内SRAM测试方法研究

随着SoC电路功能的日益复杂,SoC电路中大量应用了内嵌随机静态存储器,传统的通过MBIST(存储器内建自测试)方式对SoC电路中SRAM的测试,将给SoC电路带来功耗及管芯面积显著增大的问题;同时在传统MBIST方式下,SoC内嵌SRAM的测试严重依赖先进的ATE测试设备,需要付出昂贵的测试成本。文中提出一种软件与MBIST相协同的SRAM测试方法,利用SoC内嵌处理器运行特定算法软件的方式,实现SoC电路中大部分SRAM的测试,同时结合传统MBIT测试方式对其余内嵌处理器难以访问的SRAM进行测试,既实现了复杂SoC中内嵌SRAM测试的完备性,也很好地解决了测试完备性与测试成本的矛盾。

SOC中的MBIST设计

随着超大规模集成电路的发展,设计的集成度越来越高,基于IP的SOC设计正在成为IC设计的主流。为了确保SOC的功能正确,可测性设计(Design for Test,简称DFT)显得尤为关键。DFT设计包括扫描设计、JTAG设计和BIST设计。另外,当前SOC芯片中集成了大量的存储器,为了确保存储器没有故障,基于存储器的内建自测试显得很有必要。文章主要阐述如何用ARM JTAG来控制MBIST,这样既能节约硬件开销又能达到DFT设计的目的。

SOC中MBIST结构的设计与实现

现代SOC电路中,嵌入式存储器所占规模与数量趋于变大,使得测试也越之复杂,目前常用的测试方法是通过eda软件自动生成MBIST电路进行自测试。该设计基于一个实际的项目,对电路中存储器进行了完整的MBIST结构设计,同时加入了一个标志位移位电路,从而能够准确诊断出故障存储器,最后通过NC_verilog软件完成MBIST结构电路的仿真。

一种具备MBIST功能的Flash型FPGA配置芯片设计

Flash型FPGA配置芯片相较于反熔丝配置芯片和可擦除可编程只读存储器(EPROM)型配置芯片,具有非易失性、功耗低、安全性高、可多次编程等更优异的特点。设计了一款具备存储器内建自测试(MBIST)功能的Flash型FPGA配置芯片,在March C-的基础上,提出了一种更全面的测试算法,该算法可以有效提高测试故障覆盖率,并且自身会对测试结果的正确性进行判断,从而快速有效地对Flash功能的正确性进行检验。由于Flash具有非易失性、集成度高等特点,且设计具备MBIST功能,该配置芯片可以满足复杂场景及广泛的应用需求。

基于JTAG的MBIST设计实现

边界扫描(BSD,有时也称为JTAG)和存储器内建自测试(MBIST)是两种常用的集成电路可测试设计技术,然而如何有效处理MBIST产生的众多管脚是DFT工程师必须考虑的问题。本文介绍JTAG和MBIST基本原理和设计方法,在此基础上提出了用JTAG控制MBIST的实现方法,解决了由MBIST引起的管脚复用问题。

一种Mbist新型算法March 3CL的设计

制造工艺的不断进步,嵌入式存储器在片上系统芯片中的集成度越来越大,同时存储器本身也变得愈加复杂,使得存储器出现了一系列新的故障类型,比如三单元耦合故障。存储器內建自测试技术是当今存储器测试的主流方法,研究高效率的Mbist算法,是提高芯片成品率的必要前提。以SRAM的7种三单元耦合故障为研究对象,通过分析故障行为得到三单元耦合的72种故障原语,并且分析了地址字内耦合故障的行为,进而提出新的测试算法March 3CL。以2048X32的SRAM为待测存储器,利用EDA工具进行了算法的仿真,仿真结果表明,该算法具有故障覆盖率高、时间复杂度低等优点。

基于共享总线结构的存储器内建自测试电路

随着片上系统处理的数据增多,数据存储器测试逻辑相应增加,在保证测试功能的同时减小测试电路面积是当下急需解决的问题。基于共享总线结构的存储器内建自测试(MBIST)电路,通过将多个存储器引脚信号进行复用的方式,对存储器进行层次化设计,将物理存储器拼接组成逻辑存储器模块,再整合多个逻辑存储器成为一个大的存储器集模块,MBIST控制器针对存储器集进行MBIST,从而减少测试逻辑数量以达到减小测试电路占用面积的目的。通过实验证明,该结构可以满足MBIST相关需求,相较于针对单颗存储器测试的传统MBIST电路面积减小了21.44%。该方案具有良好的实用性,可以为相关存储器测试设计提供参考。

基于ECC校验码的存储器可扩展自修复算法设计

随着微电子工艺的不断进步,SoC芯片设计中SRAM所占面积越来越大,SRAM的缺陷率成为影响芯片成品率的重要因素。提出了一种可扩展的存储器自修复算法(S-MBISR),在对冗余的SRAM进行修复时,可扩展利用存储器访问通路中校验码的纠错能力,在不改变SRAM结构的前提下能够进一步提高存储器的容错能力,进而提高芯片成品率。最后对该算法进行了RTL设计实现。后端设计评估表明,该算法能够工作在1GHz频率,面积开销仅增加1.5%。

片上SRAM内建自测试的实现方法

存储器内建自测试(MBIST)技术是目前芯片嵌入式存储器测试的最通用方法.介绍了基于自编RTL和基于Synopsys Rambist EDA技术的两种片上SRAM BIST电路方法.

GPS基带芯片中存储器的可测性设计

GPS基带芯片中嵌入的存储器采用存储器内建自测试(Memory Built-in-Self-Test,MBIST)技术进行可测性设计,并利用一种改进型算法对存储器内建自测试电路的控制逻辑进行设计,结果表明整个芯片的测试覆盖率和测试效率均得到显著提高,电路性能达到用户要求,设计一次成功。

一种适用于FinFET单存储单元的高效的动态故障测试算法

FinFET作为现在最前沿的晶体管技术,在嵌入式存储器上得到了广泛应用.但是,新的工艺也带来了新的缺陷.Synopsys公司通过故障建模及测试发现:FinFET存储器比平面存储器对动态故障更敏感.而经典的测试算法仅仅针对静态故障.目前关于动态故障的测试算法极少,并且复杂度很高.因此,本文提出了一种改进的动态故障测试算法,该算法能够覆盖所有连续两次敏化操作的单单元动态故障.

嵌入式存储器内建自测试的原理及实现

随着集成电路设计规模的不断增大 ,在芯片中特别是在系统芯片 SOC( system on a chip)中嵌入大量存储器的设计方法正变得越来越重要。文中详细分析了嵌入式存储器内建自测试的实现原理 ,并给出了存储器内建自测试的一种典型实现。

一款雷达信号处理SOC芯片的存储器内建自测试设计

内建自测试(BIST)为嵌入式存储器提供了一种有效的测试方法.详细介绍了存储器故障类型及内建自测试常用的March算法和ROM算法.在一款雷达信号处理SOC芯片中BIST被采用作为芯片内嵌RAM和ROM的可测试性设计的解决方案.利用BIST原理成功地为芯片内部5块RAM和2块ROM设计了自测试电路,并在芯片的实际测试过程中成功完成对存储器的测试并证明内嵌存储器不存在故障.

SOC的可测性设计策略

通过一则设计实例研究SOC(System On Chip)的可测性设计策略;15针对系统中的特殊模块采取专用的可测性策略,如对存储器进行内建自测试,对锁相环测试其性能参数等;其它模块采用基于ATPG(Automatic Test Pattern Generation)的结构化测试方法进行测试,同时设计一些控制模块优化测试结构;经验证,应用这些策略,在满足了功耗和面积要求的前提下,系统总测试覆盖率达到了98.69%,且具有期望的可控制性和可观察性;因此在SOC设计中应灵活采用不同测试策略,合理分配测试资源从而达到预期的测试效果。

一种基于存储器内建自测试的新型动态March算法设计

存储器作为片上系统(SoC)中最大和最重要的模块之一,它的稳定性和可靠性关乎着整个芯片能否正常工作。为了提高存储器的测试效率,该文提出一种新型动态March算法——Dynamic-RAWC。相比经典的March RAW算法,Dynamic-RAWC算法有着更良好的故障检测效果:动态故障覆盖率提高了31.3%。这个可观的效果得益于所提算法以经典的March RAW算法为基础进行优化,融入了Hammer,March C+算法的测试元素和一些新的测试元素。不同于普通March型算法的固定元素,所提算法支持用户自定义算法的执行顺序以适应不同的故障检测需求,能够动态地控制算法元素,在时间复杂度和故障覆盖率之间进行调整从而达到良好的平衡。