Variation-Aware Task Mapping on Homogeneous Fault-Tolerant Multi-Core Network-on-Chips

A variation-aware task mapping approach is proposed for a multi-core network-on-chips with redundant cores, which includes both the design-time mapping and run-time scheduling algorithms. Firstly, a design-time genetic task mapping algorithm is proposed during the design stage to generate multiple task mapping solutions which cover a maximum range of chips. Then, during the run, one optimal task mapping solution is selected. Additionally, logical cores are mapped to physically available cores. Both core asymmetry and topological changes are considered in the proposed approach. Experimental results show that the performance yield of the proposed approach is 96% on average, and the communication cost, power consumption and peak temperature are all optimized without loss of performance yield.

基于改进DE算法的电力多核异构芯片能耗优化技术

电力多核异构芯片能耗优化技术在调节处理器功耗时负担过高,为降低所需能耗,设计基于改进DE算法电力多核异构芯片能耗优化技术。计算芯片基础元件能耗,通过获取不同功耗链路特征能量值,基于改进DE算法获取芯片多核处理器调度函数与通道序列融合模型隐藏层的神经元数量,设置位置因子平均距离,计算簇间范围内剩余能量值,建立电力数据传输系统通信能耗模型,设计电力多核异构芯片能耗优化算法。分别测试三类芯片处理器所需能耗,在不同的能耗优化技术下,实验结果可知,改进DE算法的能耗值为相同条件下的最小能耗值,可见该能耗优化方法较好。

基于高密度计算的多核处理器电力芯片低功耗设计系统

多核处理器电力芯片是目前多种系统的重要组成部分,设计低功耗电力芯片,能够更好地保证系统正常运行。目前设计的电力芯片低功耗系统运行速度较慢,功耗难以达到用户要求,为此该文应用高密度计算设计了一种多核处理器电力芯片低功耗系统。兼容系统多核处理器与层次化AHB总线,探索处理器电力芯片的整体结构,集中处理存储数据信息,不断调整系统算法参数,通过高密度分析引入矩阵进行数据解析,确保运行过程的安全性。在分析处理器调度性能的基础上,利用高密度处理对数据进行层次化处理,避免数据冗余造成的系统运行故障。实验结果表明,引入所设计系统后电力芯片功耗减少了60%,加速比达到3.992,可以有效提高电力芯片运行性能。

基于强化学习的多核芯片动态功耗管理框架

多核芯片可以为移动智能终端提供强大算力,但功耗和温度问题始终制约着其性能表现。针对这个问题,该文提出了一种基于强化学习的多核芯片动态功耗管理框架。首先,建立了一个基于GEM5的多核芯片动态电压频率调节仿真系统。然后,采用了一种考虑CMOS芯片物理特性的功耗模型构建方法以实现在线实时功耗监测。最后,设计了一种面向多核芯片的梯度式奖励方法,并使用深度Q神经网络(Deep Q Network, DQN)算法对多核芯片的功耗管理策略进行学习。仿真结果表明,相比于常规的Ondemand,MaxBIPS方案,该文所提出的框架分别实现了2.12%, 4.03%的多核芯片计算性能提升。

RVTDS:面向微处理器的追踪调试系统

软件调试是嵌入式系统开发中最具挑战性的难点之一。在进行高复杂性、高实时性系统调试时,单步-断点时间开销大,易破坏程序执行行为;采用串接机制的JTAG接口,在实现对处于工作状态的复杂多核处理器的并行访问时存在缺陷。片上追踪调试技术通过专用硬件非侵入地获取程序执行状态,有效解决了上述问题。现有的片上追踪调试技术相关研究以追踪完整信息为主,易产生大量无意义的数据;此外,也未考虑压缩后的数据在窄总线上的传输问题。文中设计并实现了一种基于RISC-V指令集的面向多核微处理器的非侵入式追踪调试系统RVTDS,通过复用RISC-V核内平台级别中断控制器,解决多核微处理器高速并行调试时的数据丢失问题;提出了面向片上总线的数据流追踪方案和基于指令位域匹配的控制流过滤机制以实现信息筛选,提供总线带宽统计功能;提出了基于差分编码的数据压缩方法,数据平均压缩率达82%以上;提出了一种数据打包方案以实现窄总线上的数据传输问题,每拍有效数据平均可容纳约1.5个路径信息。系统验证结果表明,RVTDS与传统片上追踪调试方法相比,追踪数据量小,可以灵活高效地完成复杂多核微处理器多种片内运行信息的采集、传输和存储。

车辆ADAS技术多源信息系统设计

智能化、网联化是车辆未来发展的目标。需要依靠大量复杂的环境信息及高性能处理器来满足智能网联车辆对海量数据的时效性要求,以便为车辆高级驾驶辅助系统(ADAS)功能及自动驾驶功能提供实时、准确、可靠的决策规划依据。设计了1种车辆ADAS技术多源信息系统。该系统基于TI多核异构的高性能系统级芯片(SOC) jacinto6来实现整体ADAS技术的数据预处理、算法集成及综合控制功能,包含底层车辆音视频桥接(AVB)域间系统的车身信息采集、激光雷达的千兆以太网三维点云数据处理及单目相机的卡尔曼目标跟踪预测。测试结果验证了多种辅助驾驶功能在此SOC上集成实现的可行性,解决了以往单芯处理器以及分散独立ADAS处理能力低、处理速度慢、体系结构单一及ADAS缺乏平台化、集成化开发的问题。

龙芯3号互联系统的设计与实现

龙芯3号的互联结构设计采用了一种基于二维Mesh的可伸缩分布式多核结构,可为芯片级、主板级和系统级的互联提供统一的拓扑结构和逻辑设计.龙芯3号的对外接口采用扩展的HyperTransport协议,既可以用于连接IO,又可以实现多芯片的互联.在龙芯3号的互联结构中还设置了软件路由配置机制,可以在板级直接构筑中等规模的CC-NUMA系统和更大规模的NCC-NUMA系统,提供高效的通信机制.介绍了基于龙芯3号的多处理器系统互联架构.采用了双层可伸缩互联结构:片内由二维Mesh连接多个结点,结点内由交叉开关连接多个处理器核和二级缓存模块.片间无需额外硬件支持即可通过支持缓存一致性的HyperTransport接口实现16核的多处理器系统.利用层次化目录技术,龙芯3号还可以支持更大规模的多处理器系统.龙芯3号的互联架构为搭建简洁、高效、灵活、高度可扩展的共享存储多处理器系统提供了有力支持.

基于多核平台的乐观并行离散事件仿真

计算机处理器的发展已进入多核时代,为并行离散事件仿真的推广提供了良好的契机。分析了离散事件仿真多核并行化的并行编程模型及时间同步问题,采用乐观同步协议设计实现了一个基于多核平台的并行离散事件仿真引擎。在具有8个执行核的惠普多核服务器上,使用Phold模型系统地测试了并行仿真引擎的各项开销以及事件粒度、进程数目、前瞻量、事件的本地性对仿真性能的影响。实验结果表明,对于事件粒度较大的仿真应用,基于多核平台的乐观并行离散事件仿真能获得良好的加速比。

高校单片机教学实验设备自制模式探索

介绍了基于8051和AVR的多核心单片机教学实验平台的设计方案,阐述了自制设备在确定需求、方案规划、组织实施方式等方面应注意的问题。自制设备在提高教师科研水平、培养学生工作能力、改善教学质量、降低实验室运行成本等方面具有积极作用,为同类型高校自制实验设备提供了参考方案。

多核结构片上网络性能-能耗分析及优化方法

文中探讨了片上网络在执行真实并行程序时的能耗和性能关系,并提出了一种能耗/性能优化方法.首先,文中提出了一种精确的性能-能耗模型,在性能和能耗模型中同时划分出与频率相关和与频率无关的因素,并分析其对性能和能耗的影响;其次,在性能-能耗模型中建立并行开销、片外访存开销与片上网络规模(节点数)、频率之间的关系,同时引入了并行度、通信模型等与应用相关的因素,使该模型能够同时表达软硬件特性;第三,文中提出了一种基于该性能-能耗模型的性能-能耗优化方法,通过采集程序的通信模型、访存消息数量等数据选择适当的频率和网络节点数来获得片上网络能耗最低值或处理器性能最大值.最后,文中采用8个PARSEC并行程序验证前述模型的准确性并评价性能-能耗优化方法,结果显示文中性能-能耗模型相比传统模型更加精确吻合实验测量结果,性能-能耗优化方法也有效适用于不同种类的并行程序.

片上多核处理器验证:挑战、现状与展望

随着集成电路工艺水平的不断提升以及应用对处理器性能要求的日益增长,验证已成为未来片上多核处理器发展的主要技术瓶颈.文中深入分析了片上多核处理器验证中状态空间大、完备性不足、存储结构与互连网络验证复杂、硅后验证困难等突出问题,系统地总结了片上多核处理器模拟验证、硬件仿真、形式验证、硅后验证等方面的研究进展,并对该领域未来的发展方向进行了分析与展望.

多核处理器核间互连的新型互连网络

提出了一种用于片上核间互连的新型互连网络——基三分层互连网络.该网络具有明显的层次性和对称性以及良好的扩展性.与2-D Mesh相比,在网络规模不大时,基三分层互连网络更适用于构建片上核间的通信网络.仿真结果表明,该网络具有较低的平均通信延迟和较高的平均吞吐率.

多核处理器YHFT-QDSP的调试系统

YHFT-QDSP是一款多核处理器。为满足其并发调试和实时调试的需要,在原有单核调试系统的基础上设计实现了多核同步调试系统和片上实时追踪系统(片上Trace)。多核同步调试提供了命令广播和断点同步触发等并发程序协同调试的功能;片上Trace通过专用硬件记录程序执行路径和数据读写等信息实现非入侵实时调试。本文从原理、结构和软硬件实现等方面介绍了该调试系统。

多核处理器——技术、趋势和挑战

多核处理器已经成为当前微处理器技术发展的重要方向。介绍了多核处理器的起源和发展现状,分析了多核处理器技术的发展趋势。重点讨论了多核处理器技术涉及的片上网络、存储结构设计、编程接口以及资源管理等关键技术;在此基础上,进一步探讨了多核处理器的发展所面临的主要挑战。

基于多FPGA的NoC多核处理器验证平台设计

为了能够灵活地验证和实现自主设计的基于NoC的多核处理器,缩短NoC多核处理器的设计周期,提出了设计集成4片Virtex-6-550TFPGA的NoC多核处理器原型芯片设计/验证平台。分析和评估了NoC多核处理器的规模以及对FPGA硬件资源的需求,在此基础上给出了集成4片FPGA的开发板详细设计方案,并对各主要模块如互联架构、电源、板级时钟分布、接口技术、存储资源等关键设计要点进行阐述。描述了开发板各个主要模块的测试过程和结果,表明了该设计的可行性。

片上双核数据并行采集及核间通信研究

针对多参量数据采集系统中单核处理器难以达到数据同步获取及实时处理的问题,提出一种基于Nios II双核处理器的多参量数据并行采集及核间通信解决方案。在数据采集系统的FPGA片内构建Nios II双核处理器系统,处理器1对输入信号数据进行数模转换及预处理,处理器2负责采集数据的显示及上位机的数据通信,利用Scatter-Gather直接存储器访问两级数据缓存的通信机制,建立核间的高速数据传输通道,实现双核处理器之间数据的同步与交换。将该解决方案应用于空气质量在线监测系统中,结果表明,其核间传输速度高达496 MB/s,满足多参量数据同步获取及并行协同处理的需求。

多核处理器的关键技术及其发展趋势

多核处理器以其高性能、低功耗优势正逐步取代传统的单处理器成为市场的主流。介绍了Hydra、Cell、RAW这3种典型的多核处理器结构,重点讨论了核心结构选择、存储结构设计、片上通信、低功耗、操作系统设计、软件应用开发等7个影响当前多核处理器发展的关键技术,最后得出多核处理器的未来将呈现众核、低功耗和异构结构3种发展趋势。

基于片上多核的频繁项集并行挖掘算法

关联规则挖掘中最主要的工作是如何高效地挖掘频繁项集。目前在单机平台上,由于计算量大等原因,大数据集上的关联规则挖掘很难得到理想结果。在分析现有频繁项集挖掘算法的基础上,结合Eclat和dEclat挖掘算法优点,针对大数据集和片上多核共享内存计算环境,提出一种高效的并行频繁项集挖掘算法PEclat,算法实现了任务级并行挖掘频繁项集,并在大数据集上进行了多项测试。实验结果表明,无论数据稠密程度如何,该算法均能取得较好的性能。

一种面向多核处理器的通用可调试性架构

硅后调试对于当代集成电路设计变得日益重要,用于辅助硅后调试的可调式性设计(DFD)应运而生.由于多核处理器往往包含多种不同类型的部件,每个部件都有各自的调试功能需求,极大地提高了可调式性设计的复杂度.针对上述问题,提出一种面向片上多核处理器的通用可调试性架构.该架构使用简单的监测器来监测和控制处理器中用于互连的片上网络,通过专门的调试总线将各个监测器与调试总控模块连接在一起,并使用EJTAG通用调试接口与外部调试主机传递信息.与传统的可调试性架构相比,该架构无需片上RAM,硬件代价低,具有模块化的特性.此外,文中提出的架构采用了工业界通用的EJTAG调试接口,因此通用性较高,已经被应用于龙芯-3B多核处理器中.实验结果显示,该架构可以在高频高数据带宽的环境下工作.

基三网络中一种最短路径路由算法

Min-DDRA在DDRA路由算法的基础上结合中转节点的设计思想,实现了一种最短路径路由算法.该算法兼有传统基于路由表算法和DDRA路由算法的优点.基于真实网络负载的实验结果表明,与DDRA路由算法相比,Min-DDRA路由算法性能提高了2%~3%,功耗降低了3%~6%.