3200 Mbps DDR4 PHY的物理设计优化

以一款基于TSMC 16nm FinFET工艺的HPC(High Performance Computing)芯片中DDR4PHY模块为研究对象,提出了其物理设计及优化方案,完成了DDR4PHY的布图规划和布局、时钟树综合与优化和时序收敛分析.布图规划时考虑到宏单元和IO单元的特性再结合面积和时序等性能的优化确定了DDR4PHY的布局形状.时钟树综合时,对比分析了传统的时钟树综合CTS和优化设计过的多源时钟树综合MSCTS,设计了针对DDR4PHY模块特点的大型多位缓冲器M2M8,其驱动距离可以达到1200μm.仿真实验结果表明,优化后的时钟树结构级数从65级降到19级,时钟最大延迟最多降低了48.37%,时钟偏差减少了52.33%,功耗降低了17.24%,DDR4PHY的各项性能优化结果显著,达到实验目的.

低功耗时钟树的结构分析和缓冲器优化

低功耗芯片设计的关键之一是低功耗时钟树设计。本文首先讲解了"时钟树消耗"概念作为评估低功耗时钟树水平的指标,然后提出了三种低功耗时钟树结构分析方法,分别是:基于子时钟树的"平衡缓冲器消耗"检查,时钟再汇聚路径检查和时钟单元连接检查。通过这些方法,可以找到时钟树中的低效结构,改进时钟树功耗。最后,文章介绍了一种时钟树的直接优化方法,通过查找和删除冗余时钟缓冲器,改善时钟树效率、降低时钟树消耗。

低功耗时钟树设计的结构分析和优化

现在芯片设计的低功耗要求越来越高,由于时钟树通常占据芯片30-40%的门电路功耗,所以低功耗时钟树设计在低功耗芯片设计中非常重要。本文首先提出"时钟树花费"概念作为评估低功耗时钟树的指标,并指出减小"时钟树花费"的关键是减少时钟树上的"平衡缓冲器",然后提出三种时钟结构分析方法,它们分别是时钟叶节点深度分布检查、冗余扫描时钟选择器检查和基于时钟路径的"平衡缓冲器花费"检查。运用这三种方法,找到时钟树设计的低效能点,然后通过更改时钟设计或者更新时钟树设计规范的方法来减小"时钟树花费",降低时钟树功耗。

树型结构无线传感器网络时间同步协议研究

无线传感器网络由批量的微型传感设备无线连接而成,用于观察和监测现实物理世界的各种环境现象。时间同步在无线传感器网络中是一个重要的问题,基于这些无线传感器网络的应用采用的本地时间需要和各个传感节点取得一致的时间同步。由于一些无线网络在能源、存储、计算方面的内在局限性,加上可能存在的节点高密度,使得传统的同步算法与这些无线网络无法匹配。因此,设计一个时间同步模式计算需求受到越来越多的研究人员的重视。该文评估了现存的时间同步协议和无线传感网络时间同步的计算需求,随后提出的无线传感网络中根据ad-hoc网络树形结构来构造时钟同步协议的算法。