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Lexicographic Constant-Weight Equidistant Codes over the Alphabet of Three, Four and Five Elements
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作者 Todor Todorov Galina Bogdanova Teodora Yorgova 《Intelligent Information Management》 2010年第3期183-187,共5页
In this paper we consider the problem of finding bounds on the size of lexicographic constant-weight equidistant codes over the alphabet of three, four and five elements with 2 ≤ w 【n ≤ 10. Computer search of lexic... In this paper we consider the problem of finding bounds on the size of lexicographic constant-weight equidistant codes over the alphabet of three, four and five elements with 2 ≤ w 【n ≤ 10. Computer search of lexicographic constant-weight equidistant codes is performed. Tables with bounds on the size of lexicographic constant-weight equidistant codes are presented. 展开更多
关键词 LEXICOGRAPHIC codes Equidistant codes constant-weight codes BOUNDS of codes
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Lowering the Error Floor of ADMM Penalized Decoder for LDPC Codes 被引量:1
2
作者 Jiao Xiaopeng Mu Jianjun 《China Communications》 SCIE CSCD 2016年第8期127-135,共9页
Decoding by alternating direction method of multipliers(ADMM) is a promising linear programming decoder for low-density parity-check(LDPC) codes. In this paper, we propose a two-step scheme to lower the error floor of... Decoding by alternating direction method of multipliers(ADMM) is a promising linear programming decoder for low-density parity-check(LDPC) codes. In this paper, we propose a two-step scheme to lower the error floor of LDPC codes with ADMM penalized decoder.For the undetected errors that cannot be avoided at the decoder side, we modify the code structure slightly to eliminate low-weight code words. For the detected errors induced by small error-prone structures, we propose a post-processing method for the ADMM penalized decoder. Simulation results show that the error floor can be reduced significantly over three illustrated LDPC codes by the proposed two-step scheme. 展开更多
关键词 LDPC codes linear programming decoding alternating direction method of multipliers(ADMM) error floor
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利用同步码字优化和正则化相结合的声呐图像降噪方法
3
作者 魏光春 邢传玺 +1 位作者 崔晶 董赛蒙 《云南民族大学学报(自然科学版)》 CAS 2024年第2期225-231,共7页
针对海底混响中的乘性斑点噪声使侧扫声呐图像中的目标无法准确识别的问题,提出了1种利用同步码字优化字典学习法与相关正则化相结合的降噪方法.该方法利用侧扫声呐图像(side-scan sonar image,SSI)的稀疏性,同时更新任意一组码字和相... 针对海底混响中的乘性斑点噪声使侧扫声呐图像中的目标无法准确识别的问题,提出了1种利用同步码字优化字典学习法与相关正则化相结合的降噪方法.该方法利用侧扫声呐图像(side-scan sonar image,SSI)的稀疏性,同时更新任意一组码字和相应的稀疏系数,即同步码字优化(simultaneous codeword optimization,SimCO),得到合适的字典;并将乘性噪声对数变换成加性噪声,利用斑点噪声的伽马分布特性,构造出相应对数似然函数;最后利用正则化减少过拟合化特性,采用最大似然估计(maximum likelihood estimation,MLE)法估计出待恢复图像,实现声呐图像降噪.仿真结果表明,该方法降噪后图像可保持好的边缘信息,并且能有效降低降噪前后图像的平均绝对误差(mean absolute-deviation error,MAE),与传统MOD与K-SVD降噪法相比,等效视数(equivalent number of looks,ENL)可以提高40.17%,MAE值可以降低23.43%,降噪后声呐图像视觉效果有明显提升. 展开更多
关键词 侧扫声呐图像 乘性噪声 同步码字优化 正则化 图像降噪
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基于参考单元编码失真时域影响的率失真优化算法
4
作者 黄敏峰 王乐才 +3 位作者 邓米雪 盛剑锋 王梨名 杨栩 《计算机应用研究》 CSCD 北大核心 2024年第11期3515-3520,共6页
针对通用视频编码标准H.266/VVC的独立率失真优化技术未考虑参考单元编码失真的时域传播影响而损失编码性能的问题,提出一种基于编码失真时域传播影响的低延时率失真优化算法。首先,根据视频图像的时域连续性特征,由运动补偿预测误差及... 针对通用视频编码标准H.266/VVC的独立率失真优化技术未考虑参考单元编码失真的时域传播影响而损失编码性能的问题,提出一种基于编码失真时域传播影响的低延时率失真优化算法。首先,根据视频图像的时域连续性特征,由运动补偿预测误差及重建误差来计算编码失真的时域传播影响权重;其次,建立基于编码失真时域传播影响的率失真优化模型;最后,将编码失真的时域传播影响权重用于调整编码单元的拉格朗日乘子及量化参数。实验结果显示,在低延时P帧和B帧配置下,相较于基准算法,BD-rate码率节省分别达到1.6%和0.9%,编码时间分别下降2.93%和6.02%。实验结果表明,该算法在不增加编码复杂度的条件下有效提升了编码性能,适用于实时编码应用场景。 展开更多
关键词 编码失真 拉格朗日乘子 率失真优化 量化参数 VVC
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基于离散监督哈希算法的非结构化网络数据库在线检索方法
5
作者 赵鑫 《现代计算机》 2024年第12期47-51,共5页
受非结构化网络数据关联性弱、数据收敛特性差的影响,对相关数据库进行检索时,检索精度难以得到保障,为此,提出基于离散监督哈希算法的非结构化网络数据库在线检索方法研究。首先,基于离散监督哈希算法将非结构化网络数据样本的显式语... 受非结构化网络数据关联性弱、数据收敛特性差的影响,对相关数据库进行检索时,检索精度难以得到保障,为此,提出基于离散监督哈希算法的非结构化网络数据库在线检索方法研究。首先,基于离散监督哈希算法将非结构化网络数据样本的显式语义标签利用相应的二进制码进行表示,并借助拉格朗日乘子对其进行离散化处理,使得哈希函数对于学习非结构化网络数据显式语义关联快速收敛。然后,按照相同的方式对所有数据及查询请求进行编码。最后,将与查询请求哈希编码匹配程度最高的数据作为优先检索输出结果。在测试结果中,设计检索方法在图像查询文本指令,以及文本查询图像指令下的检索平均精度均值始终稳定在较高水平,且检索时间最高仅为7 s,具有实用性。 展开更多
关键词 离散监督哈希算法 非结构化网络数据库 在线检索 SDMH 显式语义标签 二进制码 拉格朗日乘子
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GF(2^8)上快速乘法器及求逆器的设计 被引量:8
6
作者 王进祥 毛志刚 叶以正 《微电子学》 CAS CSCD 北大核心 1998年第5期321-324,共4页
基于多项式乘法理论,采用高层次设计方法,设计并采用FPGA实现了GF(28)上8位快速乘法器,并利用该乘法器设计了一个计算GF(28)上任一元素的倒数的求逆器。该乘法器与求逆器可以应用于RS(255,223)码编/译... 基于多项式乘法理论,采用高层次设计方法,设计并采用FPGA实现了GF(28)上8位快速乘法器,并利用该乘法器设计了一个计算GF(28)上任一元素的倒数的求逆器。该乘法器与求逆器可以应用于RS(255,223)码编/译码器。 展开更多
关键词 有限域 乘法器 RS码 逻辑综合 VHDL VLSI
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一种改进的K-SVD字典学习算法 被引量:8
7
作者 刘雅莉 马杰 +1 位作者 王晓云 苑焕朝 《河北工业大学学报》 CAS 2016年第2期1-8,共8页
提出了一种ALM-KSVD字典学习算法,通过稀疏编码和字典更新两步迭代学习得到训练样本的字典.为了提高字典训练速度与性能,在稀疏编码引入增广拉格朗日乘子法(ALM,Augmented Lagrange Multipliers)求解,更新字典则使用经典K-SVD的字典更... 提出了一种ALM-KSVD字典学习算法,通过稀疏编码和字典更新两步迭代学习得到训练样本的字典.为了提高字典训练速度与性能,在稀疏编码引入增广拉格朗日乘子法(ALM,Augmented Lagrange Multipliers)求解,更新字典则使用经典K-SVD的字典更新算法.为考察算法的字典训练速度和平均表示误差(RMSE),选取了不同样本数和噪声标准进行数据合成实验,结果表明本文算法比经典的K-SVD算法字典训练速度快、RMSE低.进一步考察算法的图像去噪能力,选取不同的输入图像噪声标准和字典原子数进行仿真,实验结果表明本文算法比经典的K-SVD算法获得更高的峰值信噪比(PSNR),具有良好的去噪性能. 展开更多
关键词 字典学习 K-SVD 稀疏编码 增广拉格朗日乘子法 ALM
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基于VHDL语言的GF(2^8)上快速乘法器设计 被引量:3
8
作者 李月乔 杜曼 《电讯技术》 北大核心 2004年第5期148-152,共5页
基于有限域上多项式乘法理论,采用高层次设计方法,采用CPLD实现了GF(28)上8位快速乘法器,利用XILINX公司的FoundationSeries3.1i集成设计环境完成了快速乘法器的VHDL源代码输入、功能仿真、布局与布线、时序仿真,并用XC9572PC84可编程... 基于有限域上多项式乘法理论,采用高层次设计方法,采用CPLD实现了GF(28)上8位快速乘法器,利用XILINX公司的FoundationSeries3.1i集成设计环境完成了快速乘法器的VHDL源代码输入、功能仿真、布局与布线、时序仿真,并用XC9572PC84可编程逻辑芯片验证了该电路设计。该乘法器可以应用于RS(255,223)码编/译码器。 展开更多
关键词 乘法器 GF 时序仿真 VHDL语言 可编程逻辑芯片 XILINX公司 功能仿真 XC 源代码 PC
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并行钱氏搜索电路优化及高速RS译码器设计 被引量:2
9
作者 张军 王志功 +1 位作者 胡庆生 肖洁 《固体电子学研究与进展》 CAS CSCD 北大核心 2005年第3期349-356,共8页
介绍用于光纤通信的速率为2.5 G b/s的高速RS(255,239)译码器设计。对输入信号中可能出现的超出译码器纠错能力的误码可进行检测判断,保证了误码不扩散。对译码器中大量使用的有限域乘法器进行了优化设计,尤其对并行钱氏搜索电路中的乘... 介绍用于光纤通信的速率为2.5 G b/s的高速RS(255,239)译码器设计。对输入信号中可能出现的超出译码器纠错能力的误码可进行检测判断,保证了误码不扩散。对译码器中大量使用的有限域乘法器进行了优化设计,尤其对并行钱氏搜索电路中的乘法器采用了按组优化设计方法,与直接实现方法相比,复杂度降低了45%。该RS译码器已用FPGA进行了功能验证,并用TSM C 0.18μm CM O S工艺实现,Synopsys综合后的仿真结果表明译码器电路时钟工作频率达到了330 MH z。 展开更多
关键词 光通信 前向纠错 Reed—Solomon码 有限域乘法器 钱氏搜索算法
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RS(255,223)码中乘法器的设计 被引量:2
10
作者 毛得明 韦高 刘慧红 《计算机测量与控制》 CSCD 2008年第11期1669-1671,共3页
分别研究了有限域GF(2m)中自然基和对偶基下比特并行乘法器的设计方法与实现手段;在分析有限域乘法运算法则的基础上,用Matlab简化其复杂而消耗资源的部分,得到形式简单的组合逻辑,并用VHDL语言分别设计了有限域GF(2m)中自然基和对偶基... 分别研究了有限域GF(2m)中自然基和对偶基下比特并行乘法器的设计方法与实现手段;在分析有限域乘法运算法则的基础上,用Matlab简化其复杂而消耗资源的部分,得到形式简单的组合逻辑,并用VHDL语言分别设计了有限域GF(2m)中自然基和对偶基下比特并行乘法器,之后在QuartusⅡ编译环境下,分别对自然基下常系数乘法器和对偶基下乘法器进行编译,最后用仿真软件ModelSim进行仿真;仿真结果表明,该乘法器结构规则,易于实现,消耗资源少,性能良好,为实现RS(255,223)编译码奠定了基础。 展开更多
关键词 有限域乘法器 对偶基 里德-索罗蒙码
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基于RS码的可重构有限域乘法器的设计与实现 被引量:2
11
作者 谭思炜 潘红兵 《计算机应用与软件》 CSCD 2011年第8期281-283,共3页
为了提高伽罗华有限域乘法器的通用性,降低实现的复杂度,采用自然基算法,用简单的逻辑门电路实现乘法运算过程。提出可重构的迭代计算结构,能满足域长m为3~8的乘法器,并用FPGA实现。结果表明,可重构有限域乘法器能够满足多种标准RS码... 为了提高伽罗华有限域乘法器的通用性,降低实现的复杂度,采用自然基算法,用简单的逻辑门电路实现乘法运算过程。提出可重构的迭代计算结构,能满足域长m为3~8的乘法器,并用FPGA实现。结果表明,可重构有限域乘法器能够满足多种标准RS码的乘法运算的需要。 展开更多
关键词 RS码 有限域 乘法器 可重构
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日盲紫外光语音通信系统的设计与实现 被引量:7
12
作者 肖沙里 高家利 《重庆理工大学学报(自然科学)》 CAS 2010年第1期51-54,共4页
设计了一套基于日盲紫外光的无线语音通信系统。系统以日盲紫外光为通信载体,采用MBE技术进行语音编解码,利用2FSK技术调制信号,过零检测法解调信号。试验结果表明:系统使用灵活,性能稳定,在200 m视距范围内,通信速率可以达到9 600 bit... 设计了一套基于日盲紫外光的无线语音通信系统。系统以日盲紫外光为通信载体,采用MBE技术进行语音编解码,利用2FSK技术调制信号,过零检测法解调信号。试验结果表明:系统使用灵活,性能稳定,在200 m视距范围内,通信速率可以达到9 600 bit/s,误码率仅为0.000 1%,能够实现实时语音通信和数据传输。 展开更多
关键词 日盲紫外光 语音编码-解码 光电倍增管 过零检测
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高速RS编译码器的设计及其FPGA实现 被引量:5
13
作者 向良军 王梓斌 +1 位作者 金国平 郑林华 《计算机工程与应用》 CSCD 2012年第1期64-67,共4页
在分析RS(Reed-Solomon)码编译码基本原理的基础上,对编码过程中的乘法电路实现进行了深入分析,对译码过程中用于错误位置多项式和错误值多项式计算的BM(Berlekamp-Massey)迭代算法进行改进,并设计了适合于FPGA硬件实现的伴随式计算策... 在分析RS(Reed-Solomon)码编译码基本原理的基础上,对编码过程中的乘法电路实现进行了深入分析,对译码过程中用于错误位置多项式和错误值多项式计算的BM(Berlekamp-Massey)迭代算法进行改进,并设计了适合于FPGA硬件实现的伴随式计算策略和钱搜索电路。硬件实现结果表明,改进算法能有效节省硬件资源,在Xilinx公司的XC4VSX35FPGA上仅需要总资源的15%就可以实现(31,15)RS码编译码器电路,且在200MHz系统时钟频率时达到10Mb/s的译码速率,实现了高速数据处理。 展开更多
关键词 里所(RS)编译码 现场可编程门阵列(FPGA) 域乘法 迭代译码算法
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基于结构相似的H.264主观率失真性能改进机制 被引量:5
14
作者 崔子冠 朱秀昌 《电子与信息学报》 EI CSCD 北大核心 2012年第2期433-439,共7页
H.264以客观失真作为失真准则进行码率控制(RC)和率失真优化(RDO)模式选择,无法得到最优的主观质量。该文在作者之前研究成果的基础上将基于结构相似(SSIM)的主观失真用于指导H.264基于RDO的帧间模式选择,进一步提出了宏块(MB)层自适应... H.264以客观失真作为失真准则进行码率控制(RC)和率失真优化(RDO)模式选择,无法得到最优的主观质量。该文在作者之前研究成果的基础上将基于结构相似(SSIM)的主观失真用于指导H.264基于RDO的帧间模式选择,进一步提出了宏块(MB)层自适应的分析型拉格朗日(Lagrange)乘子来更好地平衡码率和SSIM失真。实验结果表明:在给定目标码率下,该文算法相比基于客观质量的编码算法及基于SSIM的RC算法(但未进行基于SSIM的RDO帧间预测)更有效地编码了图像结构信息,得到了更好的主观率失真性能和主观图像质量。 展开更多
关键词 视频编码 H.264 率失真优化 LAGRANGE乘子 结构相似性
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RS(255,223)编译码器的设计与FPGA实现 被引量:7
15
作者 向征 刘兴钊 《电视技术》 北大核心 2006年第11期17-19,31,共4页
介绍了RS(255,223)编译码器的设计,并根据编译码器的不同特点,采用不同结构的GF(28)乘法器。编码器利用多项式除法,采用并行结构;译码器采用Euclid算法,关键模块采用了串并结合的结构。同时给出了算法的FPGA实现,按照自上而下的设计流程... 介绍了RS(255,223)编译码器的设计,并根据编译码器的不同特点,采用不同结构的GF(28)乘法器。编码器利用多项式除法,采用并行结构;译码器采用Euclid算法,关键模块采用了串并结合的结构。同时给出了算法的FPGA实现,按照自上而下的设计流程,在保证速度的同时最大限度地减少了资源占用。 展开更多
关键词 RS码 Eculid算法 FPGA芯片 有限域乘法/求逆器 高清晰度电视
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RS(204,188)编码器的设计与实现 被引量:5
16
作者 游余新 王进祥 来逢昌 《微处理机》 2001年第1期50-52,共3页
给出了一种 GF( 2 56 )域上的 RS( 2 0 4 ,1 88)码编码器的实现算法 ,建立了 C语言行为级模型和 RTL级硬件模型。采用了具有对称系数的生成多项式 ,减少了有限域乘法器的个数。通过逻辑综合、优化得到了电路网表与 FPGA网表 ,并进行了... 给出了一种 GF( 2 56 )域上的 RS( 2 0 4 ,1 88)码编码器的实现算法 ,建立了 C语言行为级模型和 RTL级硬件模型。采用了具有对称系数的生成多项式 ,减少了有限域乘法器的个数。通过逻辑综合、优化得到了电路网表与 FPGA网表 ,并进行了二者的仿真验证。该电路的规模约为41 0 0门左右 ,约为一般的该编码器 70 %。 展开更多
关键词 VERILOG HDL RS(204 188) 编码器 设计 编码算法
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基于率失真特性的视频编码优化算法 被引量:2
17
作者 郭红伟 樊香所 +2 位作者 刘帅 韦相 赵伶俐 《计算机应用》 CSCD 北大核心 2022年第3期946-952,共7页
率失真(R-D)优化是视频编码器中一项关键技术,然而当前广泛采用的独立率失真优化远未达到全局最优性能。为了进一步提升高效视频编码(HEVC)的压缩性能,提出了一种结合率失真依赖性和率失真特性的二次编码优化算法。首先,采用原始HEVC的... 率失真(R-D)优化是视频编码器中一项关键技术,然而当前广泛采用的独立率失真优化远未达到全局最优性能。为了进一步提升高效视频编码(HEVC)的压缩性能,提出了一种结合率失真依赖性和率失真特性的二次编码优化算法。首先,采用原始HEVC的方法对当前帧进行第一次编码,从而得到当前帧消耗的比特数和每个编码树(CTU)单元的率失真模型参数;然后,结合时域依赖率失真优化,根据当前帧比特预算和率失真模型参数计算每个CTU的最佳拉格朗日乘子及量化参数;最后,对当前帧中每个CTU采用不同的优化目标重新编码。实验结果表明,在低延迟B帧和P帧编码配置下,与HEVC基准相比,所提视频编码优化算法在同样编码质量下节省了3.5%和3.8%的码率,获得了显著的率失真性能提升。 展开更多
关键词 高效视频编码 二次编码 率失真优化 率失真模型 自适应拉格朗日乘子
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GPS军码信号监测与参数估计方法 被引量:3
18
作者 毛虎 吴德伟 +2 位作者 刘海波 卢虎 李忠华 《系统工程与电子技术》 EI CSCD 北大核心 2019年第11期2431-2438,共8页
针对“导航战”背景下低信噪比(signal-to-noise ratio,SNR)和长码周期全球定位系统(global positioning system,GPS)军码信号监测问题,提出采用“相关倍频累积+Duffing振子检测”对GPS军码接收信号的载频和功率进行联合估计。通过构建D... 针对“导航战”背景下低信噪比(signal-to-noise ratio,SNR)和长码周期全球定位系统(global positioning system,GPS)军码信号监测问题,提出采用“相关倍频累积+Duffing振子检测”对GPS军码接收信号的载频和功率进行联合估计。通过构建Duffing振子阵列,求取间歇混沌振子的间歇周期和最大输出振幅,得到GPS军码接收信号的载频和功率估计值。用获得的载频信息来解调GPS军码接收信号的四阶累积量2-D切片,通过对解调结果的归一化、最大峰值点搜索和最小二乘线性拟合处理,完成对GPS军码接收信号的码速率/副载频估计。仿真结果表明,在SNR为-32^-24dB的GPS军码接收信号范围内,所提方法能够较好地实现信号监测和参数估计,可有效引导干扰。 展开更多
关键词 相关倍频累积 DUFFING振子 四阶累积量2-D切片 载频 功率 码速率/副载频
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BCH编译码器在NAND Flash控制器中的应用研究 被引量:2
19
作者 郭鹏 房亮 于沛玲 《计算机技术与发展》 2014年第1期179-183,共5页
针对空间应用对固态存储器中ECC校验在计算速度和纠错能力上的要求,提出了一种应用在NAND Flash控制器中的高速并行BCH编译码器。文中采用了一种独特的译码器架构,并改进了计算伴随式的算法,先利用编码电路计算出伴随多项式,再利用译码... 针对空间应用对固态存储器中ECC校验在计算速度和纠错能力上的要求,提出了一种应用在NAND Flash控制器中的高速并行BCH编译码器。文中采用了一种独特的译码器架构,并改进了计算伴随式的算法,先利用编码电路计算出伴随多项式,再利用译码电路计算出伴随式。与直接计算出伴随式的译码器相比,虽然译码时间略有增加,但却能明显减少资源的占用量。结合采用其他一些节省资源和提高运行速度的措施,使该译码器的设计更适应空间应用的需要。 展开更多
关键词 BCH码 并行 FFM 伴随多项式 伴随式 NAND FLASH控制器
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新型高速CSD编码滤波器及VLSI的实现 被引量:1
20
作者 唐长文 吴俊军 闵昊 《半导体技术》 CAS CSCD 北大核心 2001年第11期22-25,共4页
通过对BOOTH型乘法器、而速加法器结构和CSD编码滤波器结构的深入研究,开发出一种新型高速CSD编码滤波器结构。采用此结构实现了正交幅度调制器中的一个高速反SINC滤波器,并在ALCATEL 0.35um CMOS工... 通过对BOOTH型乘法器、而速加法器结构和CSD编码滤波器结构的深入研究,开发出一种新型高速CSD编码滤波器结构。采用此结构实现了正交幅度调制器中的一个高速反SINC滤波器,并在ALCATEL 0.35um CMOS工艺实现。芯片规模 7500门,面积 1.00mm x 0.42mm。 展开更多
关键词 有限冲击响应滤波器 CSD码 BOOTH乘法器 加法树 VLSI
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