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题名基于Verilog HDL的高效状态机设计
被引量:1
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作者
温国忠
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机构
深圳职业技术学院电子与信息工程学院
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出处
《电子工程师》
2006年第6期4-7,共4页
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文摘
用Verilog HDL(硬件描述语言)进行有限状态机电路设计,由于设计方法不同,综合出来的电路结构、速度、面积和时延特性都会有很大的差别,甚至某些臃肿的电路还会产生难以预料的问题。因此,很有必要深入探讨在用Verilog HDL进行有限状态机设计中,如何简化电路结构、优化电路设计的问题。文中根据有限状态机的设计原理,描述了有限状态机设计的几种设计方法,分析了影响状态机设计时延、速度和电路综合面积问题,提出了一种高效状态机设计方法,并给出了基于Veril-og HDL程序综合得到的电路图,验证了方法的正确性。
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关键词
有限状态机
VERILOG
HDL
one—hot编码
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Keywords
finite state machine
Verilog HDL
One-hot encoding
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分类号
TN402
[电子电信—微电子学与固体电子学]
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题名几种有限状态机的设计方法及其比较
被引量:3
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作者
刘峰山
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机构
青岛科技大学信息科学技术学院
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出处
《科技信息》
2010年第29期113-114,共2页
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文摘
有限状态机(finite statemachine,FSM)广泛应用于数字系统的控制器设计中。由于设计方法不同,综合出来的电路结构、速度、面积和时延特性都会有很大的差别,甚至某些臃肿的电路还会产生难以预料的问题。文中介绍了状态机的结构、类型并给出了verilog设计有限状态机的不同编码和描述方法。最后介绍了将mealy机转化为高效Moore机的过程和编码方法,设计出一种高效状态机。
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关键词
有限状态机
状态编码
综合
one—hot编码
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分类号
TN915.04
[电子电信—通信与信息系统]
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