一种高效的压缩Page Walk Cache结构

通用图形处理单元(GPGPU)已被广泛应用于现代高性能计算系统中。GPGPU的单指令多线程执行模型导致快表命中率较低,特别是对于那些不规则应用,需要借助PWC减少实际的页表访问次数。传统PWC中存在很多冗余信息,加之容量有限,实际效果并不理想。分析了传统PWC中的信息冗余情况,提出了一种新结构——压缩PWC。压缩PWC在保证查找开销不变的基础上,完全消除了冗余信息,压缩了空间,使PWC能够记录更多的页表访问历史,从而有效减少地址转换过程中访问页表的次数。测试结果表明,与相同容量的传统PWC相比,压缩PWC可以显著缩短虚实地址转换时间开销。

基于状态机控制的硬件Page Walk方案与实现

在现代微处理器中,虚实地址代换一般处于Cache访问的关键路径上,旁路转换缓冲(TLB)作为虚实地址代换的专用缓冲,用于提高虚实地址代换的速度。当不命中TLB时,需要逐级查找页表以获取代换后的物理地址。论文提出一种基于状态机控制的硬件自动查找页表并装填TLB的方案,并给出具体实现;同时,结合页表结构Cache,对状态机进行优化,进一步提升硬件查找页表的速度,降低TLB Miss的处理开销。