高速通信系统中并行CRC计算及电路实现

针对高位宽数据情况下的循环冗余校验码(Cyclic Redundancy Code, CRC)电路计算工作频率较低以及资源占用过多的问题,设计并实现了一种并行CRC计算方法。该方法将CRC计算拆分为数据CRC计算和余数CRC计算两个部分,余数CRC计算由多个余数CRC计算模块级联完成,数据CRC计算模块由固定逻辑表达式实现,对二者计算结果做模二加法即得到CRC计算结果。根据数据长度选择相应的数据CRC计算模块和余数CRC计算模块的组合,以适应高位宽可变数据长度的CRC计算。以100 Gbps远程直接数据存取(Remote Direct Memory Access, RDMA)通信系统中的1 024 bits数据位宽CRC-32的计算为例,在VCU118开发板上实现了该算法的硬件电路。实验结果表明,所提设计仅使用4 760个查找表和2 658个触发器,整个系统带宽最高可达97.85 Gbps,最高工作频率可达326 MHz。与其他相关方法相比,提出的方法具有较高的工作频率且资源占用较少。

字节信息流并行CRC-32校验码电路设计与实现

CRC是一种能发现并纠正信息在存储和传输过程中连续出现的多位错误的校验编码.分析CRC码的校验原理及特点,推导相邻字节间的CRC-32校验码的计算方法,利用组合逻辑并行快速计算当前字节的32位CRC校验码,使用Verilog HDL设计编码电路,通过FPGA实现CRC-32编码及检错功能.电路不仅可以计算任意长度的字节信息流的CRC-32校验码,还可嵌入到通信传输系统中快速并行实现CRC-32的编码及检错运算,保证信息正确可靠地传输.

基于矩阵相似变换的并行流水线CRC实现

研究了通用并行化循环冗余校验（CRC）编码结构,分析了限制编码速度提高的主要原因,根据多项式理论推导了并行CRC编码的一般化方法.在此基础上,根据线性代数中的有理标准型理论对编码结构中的反馈运算矩阵进行相似变换,提出了CRC编码的高速流水线并行结构,并设计实现了多种不同并行度下的CRC编码器.设计结果表明,高速流水线并行CRC编码器结构相对于其他结构具有最优的编码速度和最优的时序特性,可以满足高速数据完整性校验的需求.

循环冗余校验CRC的软件实现

在数字通信系统中,为保证数据传输的正确性,需要对通信过程进行差错控制。循环冗余校验CRC (Cyclic Re-dundancy Check)由于编码简单、误判概率低,在通信系统中得到了广泛的应用。为了减少硬件成本,降低硬件设计复杂度,对于那些采用软件方法不至于严重影响CPU响应时间的校验可通过软件实现。采用软件方法实现的前提是实现算法要合理,校验速度要足够快。本文在介绍了并行CRC的原理后,重点讨论了采用并行CRC算法快速通过软件实现CRC 3 2的具体过程,给出了实现程序。

32位CRC校验码的并行算法及硬件实现

通过对CRC校验码原理的分析,研究了一种并行32位CRC算法。该算法采用递推的方法,直接得出计算多位数据后的CRC余数与计算前余数之间的逻辑关系。相对于一般的按位串行计算或者查表并行计算的方法来说,该方法运算速度快且不需要额外的空间存储余数表,十分有利于硬件实现。

千兆以太网中CRC-32的并行实现

为了保证数据通信的可靠性,要使用一定的检错和纠错方式。循环冗余校验码(CRC)作为一种分组码,具有一定的检错功能。以太网传输帧中使用的是CRC-32校验码作为以太帧的最后4个字节,同以太帧一起传输。CRC的实现方式分为串行方式和并行方式,由于并行方式一个时钟周期内可以处理8个bit,与千兆以太网的GMII接口协议相符合,故千兆以太网的CRC校验码的生成和校验中常使用并行算法实现。本文研究了CRC校验码的串行实现算法和并行实现算法,并且用modelsim进行了二者的仿真,比较二者结果的一致性和实现效率,说明了CRC-32校验码的并行实现算法更适合使用于千兆以太网中。

USB2.0中CRC码的并行算法及硬件实现

基于CRC检错原理,针对USB2.0协议规定的要求,研究了一种通用的CRC16并行算法及硬件实现。该方法适用于不同的CRC生成多项式和不同的并行度,尤其对并行度大于8位的高速系统的CRC计算。与常用的串行算法及查表法相比,该方法使电路的硬件实现比较容易,提高了电路对数据的处理能力,减小了时延,具有现实性及优越性。

CRC并行优化的实现(上)

该文提出了一种基于前向预测、展开和重定时的高速并行化CRC的实现方法。首先从简单的理论推导开始,得到原始的实现结构;然后针对这种结构,结合有反馈结构的VLSI中各种优化方法,一步步地进行结构分析、优化,得到几种具体的实现优化;最后进行结果的对比分析,几种优化方法得到多种优化结构,相应地为不同的应用提供了多种选择以供权衡。

CRC并行优化的实现(下)

该文提出了一种基于前向预测、展开和重定时的高速并行化CRC的实现方法。首先从简单的理论推导开始,得到原始的实现结构;然后针对这种结构,结合有反馈结构的VLSI中各种优化方法,一步步地进行结构分析、优化,得到几种具体的实现优化;最后进行结果的对比分析,几种优化方法得到多种优化结构,相应地为不同的应用提供了多种选择以供权衡。

基于递推法的CRC-32校验码并行改进算法

针对在CRC-32校验码生成方法中,固定电路成本高且缺乏灵活性,传统按位串行算法计算速度慢、查表法需要额外占用空间问题,提出了基于递推法的CRC-32校验码并行改进算法。该算法以递推法为基础,根据实际情况中不同的计算速度和占用空间的需求,计算出并行输入任意n位数据时CRC寄存器中新老数据之间的并行逻辑关系,并根据这一逻辑关系修改程序,从而达到在一定占用空间的限制下,最大程度提升运算速度的目的。仿真结果表明,改进算法存储空间小于查表法,有利于小型化、快速化的硬件实现。

基于CRC的防污染网络编码方案

网络编码的直接应用容易遭受污染攻击,我们针对这一安全性问题,给出了一种基于CRC校验码的防污染网络编码方案.该方案首先通过引入快速的并行CRC校验码和消息时间戳的设计理念,然后结合具有同态性质的RSA签名算法,来确保校验码和时间戳的安全.从该方案的安全性方面和效率方面进行分析表明:网络编码、并行逆序CRC检验码和消息时间戳三者的结合可以有效地抵抗污染攻击和重放攻击,并且大大地降低节点的计算代价,提高了网络的吞吐量.

基于FPGA的内置并行CRC校验的UART

基于串行异步收发器(UART)的通信中经常用到循环冗余校验(CRC),常见的CRC校验电路多为串行校验,校验所需时钟周期较多,基于查找表或输入矩阵转换的并行算法,需要存储余数表,占用大量的硬件资源。该文利用输入和校验多项式的逻辑关系,成功地将基于字节的并行CRC校验算法运用于UART控制器中,在Xilinx公司的可编程门阵列(FPGA)芯片上验证通过,可实现连续多个字节校验。校验一个bit需要1/8时钟周期,降低了校验所需时钟频率,提高了通信的效率,保证了通信的可靠性。

一种通用并行CRC计算原理及其实现

基于多项式除法提出一种单字节高速并行CRC算法,利用此单字节CRC校验码和任意多字节CRC校验码之间的逻辑关系,用单字节高速并行CRC算法可以实现任意字节长度数据的CRC校验码计算。基于FPGA器件以CRC-16编码为例,布线后仿真结果表明该算法在并行度为8-bit和16-bit时数据吞吐率分别可以达到1159.4Mbps和2253.5Mbps,与已有的查表法和其他并行CRC算法相比,该算法具有速度高、节省逻辑资源的特点。

基于FPGA的CRC算法的串行和并行实现

在数字数据通信系统中,由于信道传输特性不理想以及噪声等干扰,常常会出现一些异常情况。因此,通常在数据通信中添加循环冗余校验(cyclic redundancy check,CRC)码,可以大幅度提高通信的可靠性。文章在论述串行CRC实现的基础上,对电路结构提出了改进的方案,实现了基于现场可编程逻辑门阵列(field programmable gate array,FPGA)的CRC的串行2、4、8位和并行算法,并用超高速集成电路硬件描述语言(very-high-speed integrated circuit hardware description language,VHDL)实现CRC校验,将实验结果下载到DE2,验证了方案的可行性。

ARM微控制器快速实现ModBus协议中的CRC校验

通过软件并行计算来模拟硬件串行电路计算CRC校验码的输出结果,用于提高ModBus通信协议中CRC校验程序的执行效率,并由高效的ARM汇编语言封装而成的函数来实现。程序代码的运行时间和存储空间均超过常见的高度优化的查表法。

基于Matlab的并行循环冗余校验Verilog代码自动生成方法

在水声信号探测数据的传输过程中,现场可编程门阵列(FPGA)通过传统串行方法对长数据帧进行循环冗余校验(CRC)时无法达到速度要求,而更快速的并行校验方法存在因编程复杂带来的实际工程应用困难问题。为了满足传输对校验速度的需求,降低编程难度和缩短编程时间,设计了一种借助Matlab对任意长度数据帧自动编写并行CRC程序语句的方法。该计算方法基于矩阵法数学原理,借助Matlab完成所有数学推导计算过程,然后直接输出符合Verilog HDL语法规则的并行CRC校验程序语句。通过在QuartusⅡ9.0中仿真,进一步在民用拖曳声呐阵列系统上进行数据传输实验,验证了Matlab自动编程方法的有效性:校验程序的自动编写输出能在几十秒内完成,同时生成的并行CRC校验程序能在满足数据传输速度要求的情况下正确地计算出系统中传输协议定义的长数据帧的校验码。

基于iSCSI协议校验算法的改进

CRC校验作为iSCSI协议中使用最频繁的一种检错机制,其算法的优劣会直接影响协议的执行效率.在分析传统CRC算法低效率的基础上,引入了一种快速并行的CRC算法,并根据iSCSI协议的特点对它进行了改进.测试结果表明,改进后的CRC算法在一定程度上减小了协议对CPU的占用率.

电子提花机花型传输及存储系统设计

针对电子提花装置需要,基于低功耗高性能CMOS微控制器STC89C52RC和并行闪存SST39SF040设计出电子提花机花型数据传输和存储系统。利用C#语言设计的上位机软件界面采用串行通讯方式与单片机系统通信,为保证数据的可靠传输和正确写入,采用数据分批传送及增加CRC校验的方式进行数据传输。配合主控制器在电子提花机中的使用结果表明,该系统具有工作稳定及可靠性高的优点,能满足实际花型数据传输和存储需要。

基于FPGA的EnDat协议绝对式光栅尺通讯实现

为了满足高速精密运动控制对光栅尺信号的实时反馈的要求,设计了基于FPGA的EnDat 2.2协议接口模块和上位机。针对EnDat 2.2协议的通信传输方式及光栅解码要求,采用状态机设计了解码模块,并通过Modelsim仿真工具验证时序。利用FPGA和MAX485模块组成硬件电路,通过解码模块和CRC校验模块对光栅尺信号进行数据处理,最后把解码并验证成功的位置和参数信息通过串口发送到上位机显示。仿真与实测结果表明该数据采集系统位置采集周期小于40μs,能够满足25 kHz的控制要求,并且成功发送位置值到GUI上位机显示。

基于公式递推法的可变计算位宽的循环冗余校验设计与实现

循环冗余校验(CRC)与信道编码的级联使用,可以有效改善译码的收敛特性。在新一代无线通信系统,如5G中,码长和码率都具有多样性。为了提高编译码分段长度可变的级联系统的译码效率,该文提出一种可变计算位宽的CRC并行算法。该算法在现有固定位宽并行算法的基础上,合并公式递推法中反馈数据与输入数据的并行计算,实现了一种高并行度的CRC校验架构,并且支持可变位宽的CRC计算。与现有的并行算法相比,合并算法节省了电路资源的开销,在位宽固定时,资源节约效果明显,同时在反馈时延上也有将近50%的优化;在位宽可变时,电路资源的使用情况也有相应的优化。