面向芯粒间互连的低功耗发射机驱动设计

面向UCIe协议提出的芯粒间互连标准,设计与实验了一种面向芯粒(Chiplet)间互连的低功耗发射机驱动。该驱动电路采用了SST电压模驱动器,功耗仅为CML电流模驱动器结构的1/4。此外,该驱动电路基于可调前馈均衡技术,针对不同的信道衰减调整均衡强度,采用去加重均衡的方式提高发射信号质量,最终降低码间干扰。本文设计采用CMOS 28 nm工艺设计,前端仿真结果表明,在0.9 V电压供电时,最大均衡强度为-3.7 dB,当32 Gbps的NRZ信号通过21 mm的信道时(16 GHz奈奎斯特频率处衰减为-2.37 dB),选择合适均衡强度后,输出波形眼图眼高为253 mV(71.8%),眼宽为27 ps(87%),仿真功耗仅为4.0 mW。

基于SST驱动器的低功耗10 Gbit/s发射机

基于SMIC 40nm CMOS工艺,提出了一种可适用于背板与芯片互连的10Gbit/s低功耗发射机。该发射机由半率前馈均衡器、时钟信号接收电路和源串联终端(SST)驱动器组成。前馈均衡器采用半率结构,以降低发射端的时钟信号频率。通过对发射端信号进行预加重,消除了码间干扰的影响。改进了SST驱动器的输出阻抗校准电路,解决了输出阻抗在不同工艺角下的波动问题。在相同输出摆幅下,SST电压模式驱动器的功耗为传统电流模式(CML)驱动器的1/4。结果表明,发射机的数据率为10Gbit/s,传输信道在5GHz Nyquist频率处的衰减为14.2dB。在1.1V电源电压下,传输信道输出信号的眼高为147 mV,眼宽为79ps。发射机的总功耗为20.6mW。

一种28Gbps高速SERDES发射器

介绍了一种基于源串联终端(Source-Series Terminated)驱动结构的高速(28Gbps)SERDES发射器设计.详述了整个TX的架构与原理;采用数模混合控制的时钟占空比校准(DCC)电路,有效降低了DCD;并且改进了一种基于SST结构的阻抗调谐与加重均衡解耦的发射单元结构,大大降低了逻辑控制的复杂程度.该发射器电路可用于对传输速率要求在1 Gbps~28 Gbps的FPGA.设计采用了中芯国际14 nm FinFET工艺制作,样品测试结果显示,输出速率在28 Gbps速率下时,发射器指标满足PCIE 4.0协议标准.

面向片上互连的低功耗CNRZ-5 125Gb/s高速SerDes发射机

为解决高性能CPU、GPU、AI等高端芯片的片上互联(D2D)带宽低、引脚效率不高的问题,设计了一款面向超短距离传输(USR)的低功耗、高引脚效率的125Gb/s发射机。为提高引脚效率,该电路采用相关非归零编码(CNRZ)技术;为降低发射机功耗,采用一种预编码的电压模驱动(SST)技术;为解决传统电路两级2∶1MUX功耗大的问题,采用CMOS的4∶1MUX。该发射机采用CMOS 28nm工艺设计,0.9V电压供电。仿真结果表明,基于CNRZ技术的发射机工作在125Gb/s时,输出信号最小眼宽可达0.41UI(1UI=40ps),系统功耗为1.1pJ/bit,引脚效率由5bit/10wire提高到5bit/6wire。