对SoC芯片全面验证的仿真结构的研究

研究构成仿真环境的策略及软硬件协同验证环境的接口实现,介绍了用于功能和性能验证的软件伪随机测试生成方法。该方法对SoC和复杂的板机系统进行可测性设计的优化验证,大大降低测试成本,缩短了系统开发周期。

数字IP芯核的多特征比较内建自测试方法(英文)

由于不确知那些不属于IP芯核测试集的测试矢量的无故障响应,造成在伪随机测试下测试者无法获取被测IP芯核的无故障特征,上述事实构成了测试数字IP芯核的挑战之一。基于多特征检验原理,研究了适用于数字IP芯核的内建自测试(B IST)实现方法———MSCB IST。分析了多特征比较的故障混叠概率,并给出了其近似值。通过执行芯片上的多特征检查,显著降低了故障的潜隐性。MSCB IST无需存储多个无故障特征,支持并行的测试和特征检查,可以显著减少功能测试中的测试时间和降低故障混叠的概率。MSCB IST既可以用于确定性测试,也可以用于伪随机测试。

随机序列的扑克检测优化研究

现代计算机系统的安全性依赖于二元随机序列,随机性检测利用概率统计方法对二元序列的随机性进行分析测试。我国国家密码管理局发布了随机性检测规范,扑克检测为其中一个检测项。本文通过充分分析扑克检测效率不高的原因有针对性地提出一种新的快速实现算法,优化算法充分利用CPU字长一次处理多个比特,将m为4和8的情况整合在一起,减少不必要的处理流程。同时精简并优化统计量的计算和判断过程,避免余不完全伽马函数的计算。分析和实验的结果表明该优化算法可以使得扑克检测的速度提升9.5倍左右。

一种新型均匀分布混沌伪随机数发生器

提出了一种基于一维无限折叠混沌映射的均匀分布混沌伪随机数发生器。统计测试和仿真证实,在一定的参数范围内,所产生的混沌序列序为均匀分布序列且具有理想的二值自相关函数。

伪随机功能测试法及其置信度估计

提出了伪随机功能测试的概念，使得测试码的产生变得容易和通用，同时又能缩短伪随机序列的长度，相应地也就提高了测试置信度，用有限状态自动机建立了伪随机功能法测试过程的模型，借助马尔柯夫链描述了自动机状态间的相互转换，求出了伪随机序列的测试置信度与测试序列长度间的相互关系，建立在此关系之上的计算复杂性将大大减小，并且还能适用于时序电路。

系统芯片SOC的BIST测试研究

针对系统芯片SOC测试出现的难题,介绍了几种目前国际上研究较热的内建自测试BIST(Built InSelf Testing)方法,分析了这几种方法的优缺点,并对其作出探讨,最后,展望了系统芯片SOC的BIST发展。

盒子模型与伪随机数的检验

利用经典的盒子模型中的概率计算，给出了一种检验伪随机数之统计性能的新方法--数字分布检验法．

钉板投球和伪随机数

讨论了钉板投球及其推广模型，利用它设计出2种均匀伪随机数组合性检验法，证明Poker检验是其特例．介绍2个二项分布伪随机数发生器，都通过分布拟合检验和矩参数检验．

检验伪随机数的直接法

为了避免在伪随机数的统计检验中由于近似计算F(x)=integral from -∞ to x f(t)dt所产生的错误,本文介绍一种检验伪随机数的直接法,并通过例子说明它的应用。

伪随机测试生成在混合电路参数测试中的应用

混合信号电路在通信、多媒体等领域获得越来越广泛的应用。然而,测试也变得更复杂。传统上对模拟电路的测试采用的是直接功能测试,即直接测量电路的性能参数Z。采用该测试方法,其缺点是测试时间长、测试设备昂贵、且精度差。本文针对这一问题进行研究,详细讨论了利用伪随机技术进行混合信号电路测试的方法。

一种超前进位加法器的新颖BIST架构

针对超前进位加法器 ( CLA) ,提出了一种高效的 BIST架构。这种新的架构结合了确定性测试和伪随机测试的优点 ,并避免了各自的短处。同时 ,还提出了一个测试向量集 ,并充分利用了CLA加法器内部结构的规整性 ,向量集规模较小 ,便于片内集成。最后 。

面向功耗优化的伪随机测试矢量生成

随着集成电路设计复杂度和工艺复杂度的提高 ,集成电路的测试面临越来越多的挑战 ,内建自测试作为一种新的可测性设计方法 ,能显著提高电路中随机逻辑的可测性 ,解决一系列测试难题 ,但它同时也引起了测试功耗问题。本文提出了一种面向功耗优化的伪随机测试向量生成方法 ,在保证故障覆盖率的条件下 ,大大降低了测试功耗。

基于伪随机测试的模数混合信号内建自测试法

利用伪随机序列作为测试激励,通过计算输入输出的互相关函数得到K维特征空间,在特征空间的基础上进行分析,判别电路有无故障,实验证明该方法简单可行,且提高了测试的效率和正确性,适用于模拟及混合信号测试,适用于混合信号电路的内建自测试(BIST)。

基于组合混沌映射的伪随机数发生器

本文针对混沌法产生的伪随机数序列统计性能不佳的缺陷,提出了一种将Logistic混沌映射和无限折叠混沌映射进行组合的伪随机数发生器新方法。计算机仿真结果表明,此方法比单个的Logistic映射伪随机数发生器或无限折叠混沌映射伪随机数发生器具有更优良的统计性能。

对数正态分布伪随机数的产生与检验

本文给出了一种产生对数正态分布伪随机数的算法以及相应的检验方法,产生的均匀分布随机序列,经近似抽样产生正态分布的随机数,再经变换抽样最终产生对数正态分布的随机序列。采用卡方检验验证其是否符合对数正态分布。计算实例表明,所给出的方法具有产生伪随机数速度快、数量大、方差小和较长的周期等特点,具有较大的工程实用价值。计算结果验证了所给方法的正确性。

VLSI测试中移相伪随机序列的设计

为了用较少的硬件和测试时间开销获得对被测电路较高的故障覆盖,提出了一种数字集成电路测试中多扫描链的配置方法。该方法基于最大周期的线性反馈移位寄存器LFSR生成的m序列的移位可加性,可使较短长度的LFSR驱动多个扫描链;为了减小LFSR生成序列的互相关性,利用LFSR与其对偶LFSR间的关系,提出了基于逻辑仿真的移相器的快速设计方法,实验结果验证了该方法的有效性,对VLSI的内测试和外测试皆适用。

基于蚁群算法的细胞自动机优化及其在电路测试中的应用

细胞自动机在电路设计、计算机安全等领域有广泛的应用.首先通过使用蚁群算法实现对细胞自动机结构的优化配置,从而产生具有较强随机性的伪随机数序列;其次,把细胞自动机应用于数字电路的测试,利用经优化后的二维细胞自动机来生成测试矢量.实验结果表明,经过蚁群算法优化之后得到的细胞自动机能够产生随机性较强的伪随机数序列,在数字电路测试的应用中能够提高故障覆盖率.

改进的无限折叠混沌映射伪随机数发生器

分析了某种新型均匀分布伪随机数发生器对初始值要求严格的主要原因,并通过引入Logistic混沌映射,提出了能够消除不良初始值的改进伪随机数发生器。计算机仿真结果表明,该方法产生的均匀分布伪随机数对初始值选择无特殊要求,而且具有良好的统计性能。

基于Verilog的随机时钟误差测试平台设计

结合视频模式识别模块的仿真验证,介绍了一种基于Verilog的随机时钟误差测试平台的设计方法。利用Verilog提供的随机数生成函数,并对其加以改进,生成一组近似高斯分布的随机向量,仿效输入信号的真实行为对模块进行仿真。实验结果表明:该方法较好地验证了时钟抖动及信号间随机相位偏差对设计的影响,可用于一些需要进行随机测试的仿真验证中。

等分布度与伪随机性检验

本文从熵的角度探讨了伪随机性检验问题，提出了有关序列的等分布度ｒｎ（Ｋ）概念，并证明：一序列｛Ｘｎ｝（０≤ｘｎ≤１）为等分布的充分必要条件是：Ｋ＞１，ｎ→∞ｌｉｍｒｎＫ＝１。利用这一结果对几个典型伪随机序列的等分布度进行了比较，给出了它们的伪随机性优劣排序。