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Analysis and modeling of resistive switching mechanisms oriented to resistive random-access memory
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作者 黄达 吴俊杰 唐玉华 《Chinese Physics B》 SCIE EI CAS CSCD 2013年第3期522-527,共6页
With the progress of the semiconductor industry,the resistive random-access memory(RAM) has drawn increasing attention.The discovery of the memristor has brought much attention to this study.Research has focused on ... With the progress of the semiconductor industry,the resistive random-access memory(RAM) has drawn increasing attention.The discovery of the memristor has brought much attention to this study.Research has focused on the resistive switching characteristics of different materials and the analysis of resistive switching mechanisms.We discuss the resistive switching mechanisms of different materials in this paper and analyze the differences of those mechanisms from the view point of circuitry to establish their respective circuit models.Finally,simulations are presented.We give the prospect of using different materials in resistive RAM on account of their resistive switching mechanisms,which are applied to explain their resistive switchings. 展开更多
关键词 resistive random-access memory resistive switching mechanism circuit model
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SOT-MRAM读电路泄电结构优化
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作者 王超 吴晨烨 +3 位作者 叶海波 陆楠楠 李嘉威 孙杰杰 《中国集成电路》 2024年第6期43-47,共5页
自旋轨道矩磁性随机存储器(SOT-MRAM)作为第四代磁随机存储器广受关注。SOT-MRAM为三端结构,应用于2T2R结构时,不对称写入容易导致电荷积累,从而对读产生影响,甚至导致读取错误的发生。因此研究针对SOT-MRAM特点的读电路泄电结构,减小... 自旋轨道矩磁性随机存储器(SOT-MRAM)作为第四代磁随机存储器广受关注。SOT-MRAM为三端结构,应用于2T2R结构时,不对称写入容易导致电荷积累,从而对读产生影响,甚至导致读取错误的发生。因此研究针对SOT-MRAM特点的读电路泄电结构,减小写入对读取通路的影响具有重要意义。本文针对SOT-MRAM写入不对称导致电荷积累问题,对比了两种泄电电路结构,有效降低了首个读周期的读取时间延迟。研究了引入的泄电结构对位线电容的容忍度的影响。分析了位线电容差异导致读取不对称的机理,结合首个读周期读取时间延迟问题,提出了适合SOT-MRAM特点的读取电路泄电结构。本文的研究为SOT-MRAM读取电路的设计提供了新思路。 展开更多
关键词 自旋轨道矩磁随机存储器 读电路 泄电
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DRAM芯片的最新研制进展与发展趋势 被引量:11
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作者 成立 王振宇 高平 《半导体技术》 CAS CSCD 北大核心 2004年第4期1-5,14,共6页
介绍了动态随机存取存储器(DRAM)的最新制造技术、0.1μm特征尺寸理论极限的突破和相关新技术的进展,并展望了3种非易失性随机存取存储器(NVRAM),如FRAM、相变RAM、MRAM和BiCMOS技术的开发前景与发展趋势。
关键词 DRAM 动态随机存取存储器 数字集成电路 FRAM 相变RAM MRAM BICMOS 发展趋势
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基于0.13μm工艺的8Mb相变存储器 被引量:4
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作者 蔡道林 陈后鹏 +9 位作者 王倩 丁晟 富聪 陈一峰 宏潇 李喜 陈小刚 刘波 宋志棠 封松林 《固体电子学研究与进展》 CAS CSCD 北大核心 2011年第6期601-605,共5页
采用0.13μm工艺,4层金属布线,在标准CMOS技术的基础上增加3张掩膜制备了一款8Mb相变存储器。1.2V的低压NMOS管作为单元选通器,单元大小为50F2。外围电路采用3.3V工作电压的CMOS电路。Set和Reset操作电流分别为0.4mA和2mA。读出操作的... 采用0.13μm工艺,4层金属布线,在标准CMOS技术的基础上增加3张掩膜制备了一款8Mb相变存储器。1.2V的低压NMOS管作为单元选通器,单元大小为50F2。外围电路采用3.3V工作电压的CMOS电路。Set和Reset操作电流分别为0.4mA和2mA。读出操作的电流为10μA,芯片疲劳特性次数超过了108。 展开更多
关键词 相变存储器 互补型金属氧化物半导体电路 疲劳特性
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对四端忆阻器的建模及其电路仿真 被引量:1
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作者 张章 魏亚东 +3 位作者 葛志恒 闫林 曾剑敏 刘钢 《计算机辅助设计与图形学学报》 EI CSCD 北大核心 2021年第7期1126-1131,共6页
在传统二端忆阻器的理论基础上,提出了一种四端忆阻器的模型.该器件的4个端口分别对应于MOS场效应晶体管的栅、源、漏和衬底4个极,可以代替数字电路中的MOS晶体管实现电路功能.利用Verilog-A对该模型的电学特性进行了描述,在Hspice软件... 在传统二端忆阻器的理论基础上,提出了一种四端忆阻器的模型.该器件的4个端口分别对应于MOS场效应晶体管的栅、源、漏和衬底4个极,可以代替数字电路中的MOS晶体管实现电路功能.利用Verilog-A对该模型的电学特性进行了描述,在Hspice软件环境中利用该模型构建了与非、或非等逻辑电路以及1 bit数据的1R-1R随机存取电路,并搭建外围电路对其进行了功能验证,在仿真层面实现了四端忆阻器在数字电路方面的简单应用,实验结果符合预期.作为一种纳米器件,与MOS晶体管相比,四端忆阻器的尺寸更小、功耗更低.在CMOS工艺尺寸渐渐趋于极限的今天,对四端忆阻器的应用是一个具有一定合理性的发展方向. 展开更多
关键词 四端忆阻器 逻辑电路 随机存取电路 纳米器件 低功耗
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高性能低功耗32位浮点RISC微处理器的研究 被引量:4
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作者 孙海珺 邵志标 +1 位作者 邹刚 赵宁 《西安交通大学学报》 EI CAS CSCD 北大核心 2005年第6期607-610,655,共5页
提出了低功耗架构、片上总线预选器等新的设计思想和改进的高阶布斯算法,利用0.35μmCMOS工艺,研制成功一种低功耗、高性能32位浮点精简指令系统(RISC)微处理器.该处理器芯片内置128kb静态随机存储器,芯片面积为7mm×7mm,中断和定... 提出了低功耗架构、片上总线预选器等新的设计思想和改进的高阶布斯算法,利用0.35μmCMOS工艺,研制成功一种低功耗、高性能32位浮点精简指令系统(RISC)微处理器.该处理器芯片内置128kb静态随机存储器,芯片面积为7mm×7mm,中断和定、浮点等指令集所有指令运行正确,32位浮点乘法运算仅需17.8ns.与传统的设计相比,该微处理器主频提高了38%,功耗下降了39%,50MHz频率下的动态功耗仅为164mW,并具有边界扫描测试功能.研制结果表明,新的设计思想和算法有效地提高了微处理器的综合性能,为嵌入式浮点RISC的研究提供了新的途径. 展开更多
关键词 精简指令系统 微处理器 总线预选器 高阶布斯算法 低功耗架构
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一种用于FPGA配置的抗干扰维持电路 被引量:4
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作者 张惠国 王晓玲 +2 位作者 唐玉兰 于宗光 王国章 《电子学报》 EI CAS CSCD 北大核心 2011年第5期1169-1173,共5页
设计并实现了一种用于FPGA配置的抗干扰维持电路,针对基于SRAM的FPGA配置单元易受噪声影响丢失信息的问题,提出了电压不稳定、低压状态下配置信息的抗干扰维持方案.在设计高面积效率配置单元、分析噪声容限的基础上,得出配置单元静态噪... 设计并实现了一种用于FPGA配置的抗干扰维持电路,针对基于SRAM的FPGA配置单元易受噪声影响丢失信息的问题,提出了电压不稳定、低压状态下配置信息的抗干扰维持方案.在设计高面积效率配置单元、分析噪声容限的基础上,得出配置单元静态噪声容限随电源电压单调递增的关系,并进一步设计了基准、电荷泵以及电压比较控制电路构成的可切换电源反馈控制电路,实现了配置单元的稳定供电.仿真及测试结果表明,正常工作电压为2.5V的FPGA芯片能在1.8V低电压下维持配置信息,提高了FPGA芯片的抗干扰性能. 展开更多
关键词 可编程门阵列 静态存储器 低压维持 抗干扰 噪声容限
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用0.8μm工艺技术设计的65-kb BiCMOS SRAM 被引量:4
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作者 董素玲 成立 +1 位作者 王振宇 高平 《半导体技术》 CAS CSCD 北大核心 2003年第6期44-48,共5页
设计了一种65-kb BiCMOS静态随机存取存储器(SRAM)的存储单元及其外围电路,提出了采用先进的0.8mm BiCMOS工艺,制作所设计SRAM的一些技术要点。实验结果表明,所设计的BiCMOSSRAM,其电源电压可低于3V,它既保留了CMOS SRAM低功耗、高集成... 设计了一种65-kb BiCMOS静态随机存取存储器(SRAM)的存储单元及其外围电路,提出了采用先进的0.8mm BiCMOS工艺,制作所设计SRAM的一些技术要点。实验结果表明,所设计的BiCMOSSRAM,其电源电压可低于3V,它既保留了CMOS SRAM低功耗、高集成密度的长处,又获得了双极型(Bipolar)电路快速、大电流驱动能力的优点,因此,特别适用于高速缓冲静态存储系统和便携式数字电子设备中。 展开更多
关键词 0.8μm工艺技术 静态随机存取存储器 BICMOS SRAM 双极互补金属氧化物半导体器件 输入/输出电路 地址译码器
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基于WDC结构的低静态功耗Cache设计
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作者 鲁欣 付宇卓 《上海交通大学学报》 EI CAS CSCD 北大核心 2005年第4期606-609,613,共5页
基于片上cache占处理器芯片功耗的比重越来越大,提出了一种新的路衰减cache(Way-DecayCache,WDC)结构.该结构通过门控Gnd技术来动态地关闭或开启部分cache路,使得cache结构可以在低功耗配置和正常配置之间切换,从而达到降低静态功耗的目... 基于片上cache占处理器芯片功耗的比重越来越大,提出了一种新的路衰减cache(Way-DecayCache,WDC)结构.该结构通过门控Gnd技术来动态地关闭或开启部分cache路,使得cache结构可以在低功耗配置和正常配置之间切换,从而达到降低静态功耗的目的.与现有的低功耗cache结构相比,附加的逻辑少,实现简单,具有硬件的可实现性.试验结果表明,该结构可以降低cache的功耗,同时对cache整体的性能影响很小. 展开更多
关键词 路衰减cache 门控Gnd 低静态功耗
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一种基于电路简化的DRAM逻辑参数提取方法
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作者 李训根 严晓浪 +1 位作者 葛海通 罗小华 《浙江大学学报(工学版)》 EI CAS CSCD 北大核心 2005年第5期681-684,共4页
提出了一种动态随机存储器(DRAM)逻辑参数提取的新方法.利用DRAM在给定一组输入激励波形时只有部分存储单元是活动的以及电路结构很规整的特点,通过去掉不活动存储单元及合并活动Bit线上的负载来简化电路.提出了DRAM逻辑的激励波形生成... 提出了一种动态随机存储器(DRAM)逻辑参数提取的新方法.利用DRAM在给定一组输入激励波形时只有部分存储单元是活动的以及电路结构很规整的特点,通过去掉不活动存储单元及合并活动Bit线上的负载来简化电路.提出了DRAM逻辑的激励波形生成等算法,减少了逻辑参数提取过程中引入的人为误差.研究表明,新方法能够很好地保持电路原有的功能特性和电气特性,基于此方法测得的逻辑参数有较好的精度,并大大加快了提取速度. 展开更多
关键词 动态随机存储器(DRAM) 逻辑参数 存储单元 电路简化
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面向用户隐私保护的高效基因比对方案
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作者 李功丽 李钰 +1 位作者 张恩 尹天宇 《计算机应用》 CSCD 北大核心 2020年第1期136-142,共7页
针对当前的基因序列比对协议普遍要求一个可信赖的第三方,可能因此造成大范围的隐私数据泄漏的问题,提出了一种基于线性扫描的基因比对方案。首先对两方的基因序列进行基于混淆电路(GC)的编码,然后线性扫描整个基因组数据库并用混淆电... 针对当前的基因序列比对协议普遍要求一个可信赖的第三方,可能因此造成大范围的隐私数据泄漏的问题,提出了一种基于线性扫描的基因比对方案。首先对两方的基因序列进行基于混淆电路(GC)的编码,然后线性扫描整个基因组数据库并用混淆电路实现客户的基因序列与库中所有基因序列的比对。上述方案可以在保护双方用户隐私的前提下,实现基因比对。不过该方案需要扫描整个基因组数据库,时间复杂度为O(n),在基因组数据库较大时效率较低。为了提高基因比对的效率,进一步提出了基于不经意随机存取(ORAM)的基因比对方案,先将基因数据存储在ORAM上,然后只需把目标路径上的数据项取出并用混淆电路进行基因比对。该方案的比对次数和数据库的大小呈亚线性关系,时间复杂度为O(log n)。实验结果表明,基于ORAM的基因比对方案在实现隐私保护的同时,把比对次数由O(n)减小到了O(log n),明显降低了比对操作的时间复杂度,可以用来进行疾病诊断,尤其适用于基因组数据库较大的场景。 展开更多
关键词 基因比对 相似度计算 隐私保护 不经意随机存取 混淆电路
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一种基于相变存储器的高速读出电路设计 被引量:3
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作者 李晓云 陈后鹏 +3 位作者 雷宇 李喜 王倩 宋志棠 《上海交通大学学报》 EI CAS CSCD 北大核心 2019年第8期936-942,共7页
通过对相变存储器中的读出电路进行改进,以提升存储器的读出速度;通过降低读出电路中灵敏放大器输出端电压摆幅,使得输出端电压提早到达交点,显著减小了读出时间;同时,基于中芯国际集成电路制造有限公司(SMIC)40 nm的互补金属氧化物半导... 通过对相变存储器中的读出电路进行改进,以提升存储器的读出速度;通过降低读出电路中灵敏放大器输出端电压摆幅,使得输出端电压提早到达交点,显著减小了读出时间;同时,基于中芯国际集成电路制造有限公司(SMIC)40 nm的互补金属氧化物半导体(CMOS)芯片制造工艺,利用8 Mb相变存储器芯片对改进的新型高速读出电路进行验证,并对新型电路的数据读出正确性进行仿真分析.结果表明:在读Set态相变电阻(执行Set操作后的低电阻)时,新型电路与传统读出电路的读出时间均小于1 ns;在读Reset态相变电阻(执行Reset操作后的高电阻)时,新型电路相比传统读出电路的读出速度提高了35.0%以上.同时,采用蒙特卡洛仿真方法所得Reset态相变电阻的读出结果表明:在最坏的情况下,相比传统读出电路的读出时间(111 ns),新型电路的读出时间仅为58 ns;新型电路在最低Reset态相变电阻(RGST=500 kΩ)时的读出正确率仍可达98.8%. 展开更多
关键词 相变存储器 读出电路 灵敏放大器 位线箝位电路 高速
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1kbit铁电存储器电路设计技术研究 被引量:3
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作者 张德凯 徐建龙 任天令 《半导体技术》 CAS CSCD 北大核心 2012年第11期878-882,888,共6页
铁电存储器(ferroelectric random access memory,FRAM)是利用铁电材料可以自发极化,并且极化强度可以随外电场的作用而重新取向的特性为存储机制的一种非易失性存储器,它以其功耗低、读写速度快、耐久度高、抗辐射能力强等优点,成为存... 铁电存储器(ferroelectric random access memory,FRAM)是利用铁电材料可以自发极化,并且极化强度可以随外电场的作用而重新取向的特性为存储机制的一种非易失性存储器,它以其功耗低、读写速度快、耐久度高、抗辐射能力强等优点,成为存储器领域最具潜力的产品之一。首先设计了一种1 kbit铁电存储芯片的整体架构,其次对其不同的工作时序进行了分析,再次对铁电存储器外围译码电路、驱动电路以及灵敏放大电路等电路模块进行了设计,每个设计过程包括电路设计、电路仿真和版图设计。由仿真结果可以看出,电路的选取均适用于铁电存储器的要求,为以后大容量、产品化的铁电存储器设计起到了基础性的指导作用。 展开更多
关键词 铁电存储器 时序操作方式 译码器 驱动电路 灵敏放大电路
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适于云计算的并行RAM程序的函数加密方案 被引量:1
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作者 尚福特 张串绒 《空军工程大学学报(自然科学版)》 CSCD 北大核心 2016年第5期83-88,共6页
针对云计算环境下的现有函数加密方案难以有效利用并行计算能力进行大数据运算的问题,提出了一种并行随机存取计算模型程序的函数加密方案,允许数据拥有者一次性传输加密数据,获得授权的云服务提供者利用其并行计算集群有效计算大量加... 针对云计算环境下的现有函数加密方案难以有效利用并行计算能力进行大数据运算的问题,提出了一种并行随机存取计算模型程序的函数加密方案,允许数据拥有者一次性传输加密数据,获得授权的云服务提供者利用其并行计算集群有效计算大量加密数据。该方案将混淆并行随机存取计算模型中的密码原件作为黑盒使用,将并行随机存取计算模型程序硬编码于电路中。并采用现有的基于电路模型的函数加密方案对该电路生成密钥,从而转化为并行随机存取计算模型程序的函数加密方案。通过理论分析该方案的时间效率相对原有并行算法仅有多项式时间的额外负载,并给出了该函数加密方案的不可区分性安全性证明。 展开更多
关键词 函数加密 并行随机存取机器 不可区分性安全性 混淆电路 云计算
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基于训练方式的存储器时钟信号的自适应同步
15
作者 陆辰鸿 胡越黎 周俊 《上海大学学报(自然科学版)》 CAS CSCD 北大核心 2015年第4期393-401,共9页
存储器是现代电子系统的核心器件之一,常用于满足不同层次的数据交换与存储需求.然而频率提高、时钟抖动、相位漂移以及不合理的布局布线等因素,都可能导致CPU对存储器访问稳定性的下降.针对同步动态随机读写存储器(synchronous dynamic... 存储器是现代电子系统的核心器件之一,常用于满足不同层次的数据交换与存储需求.然而频率提高、时钟抖动、相位漂移以及不合理的布局布线等因素,都可能导致CPU对存储器访问稳定性的下降.针对同步动态随机读写存储器(synchronous dynamic random access memory,SDRAM)接口的时钟信号提出了一种自适应同步的训练方法,即利用可控延迟链使时钟相位按照训练模式偏移到最优相位,从而保证了存储器访问的稳定性.在芯片内部硬件上提供了一个可通过CPU控制的延迟电路,用来调整SDRAM时钟信号的相位.在系统软件上设计了训练程序,并通过与延迟电路的配合来达到自适应同步的目的:当CPU访问存储器连续多次发生错误时,系统抛出异常并自动进入训练模式.该模式令CPU在SDRAM中写入测试数据并读回,比对二者是否一致.根据测试数据比对结果,按训练模式调整延迟电路的延迟时间.经过若干次迭代,得到能正确访问存储器的延迟时间范围,即"有效数据采样窗口",取其中值即为SDRAM最优时钟相位偏移,完成训练后对系统复位,并采用新的时钟相位去访问存储器,从而保证读写的稳定性.仿真实验结果表明,本方法能迅速而准确地捕捉到有效数据采样窗口的两个端点位置,并以此计算出最佳的延迟单元数量,从而实现提高访问外部SDRAM存储器稳定性的目的. 展开更多
关键词 同步动态随机读写存储器 延迟电路 训练 自适应
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一种无片外存储的高性能二维DWT架构 被引量:4
16
作者 贾琦 梁煜 张为 《西安电子科技大学学报》 EI CAS CSCD 北大核心 2017年第4期138-143,共6页
二维离散小波变换是一种常用的图像处理方法.由于其计算量大,常被设计为硬件电路实现.现有二维离散小波变换的硬件架构均需要存储大量输入图像数据,存储开销较大.为此,笔者设计了一种高性能的二维离散小波变换架构,使用了一种横向扫描... 二维离散小波变换是一种常用的图像处理方法.由于其计算量大,常被设计为硬件电路实现.现有二维离散小波变换的硬件架构均需要存储大量输入图像数据,存储开销较大.为此,笔者设计了一种高性能的二维离散小波变换架构,使用了一种横向扫描的串行二输入无乘法器架构,并消除了片外存储需求.对于一幅N×N的输入图像,系统的总存储需求缩减到10 N字节.另外,文中还使用了正则有符号数乘法器替代传统乘法器,将关键路径延时缩短至约一个加法器延时.经过硬件分析,对比现有其他架构,本架构的总晶体管数量减少4%,硬件效率提高了33%以上. 展开更多
关键词 离散小波变换 超大规模集成电路 集成电路设计 无乘法器 无片外存储
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三维集成电路中内存的经时击穿分析与检测 被引量:3
17
作者 贾鼎成 王磊磊 高薇 《西安电子科技大学学报》 EI CAS CSCD 北大核心 2019年第4期182-189,共8页
三维多处理器内存堆叠系统能够显著提升系统性能,但伴随而来的热密度以及散热成为影响电路可靠性的关键问题.为了研究并检测三维集成电路结构中内存的经时击穿效应,笔者采用了一种SPICE物理模型,基于蒙特卡罗仿真的方法,对栅极击穿漏电... 三维多处理器内存堆叠系统能够显著提升系统性能,但伴随而来的热密度以及散热成为影响电路可靠性的关键问题.为了研究并检测三维集成电路结构中内存的经时击穿效应,笔者采用了一种SPICE物理模型,基于蒙特卡罗仿真的方法,对栅极击穿漏电流造成的电路影响进行了分析.同时根据内存中灵敏放大器的特点,笔者提出了基于45nm工艺节点的经时击穿检测电路,适用于大规模存储电路集成;并对检测电路在偏置温度不稳定性影响下的工作情况加以分析.实验仿真结果表明,相比字线驱动电路,灵敏放大器更易受到经时击穿的影响.提出的检测电路可以实现对经时击穿的预警功能并完全覆盖灵敏放大器中由击穿诱发的激活出错问题,且对偏置温度不稳定性效应有良好的鲁棒性. 展开更多
关键词 可靠性 经时击穿 三维集成电路 动态随机存取存储器 检测
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SOI CMOS SRAM单元单粒子翻转效应的模拟 被引量:3
18
作者 李振涛 于芳 +4 位作者 刘忠立 赵凯 高见头 杨波 李宁 《信息与电子工程》 2011年第6期774-777,共4页
为简单快速模拟静态随机存储器(SRAM)的单粒子效应,在二维器件数值模拟的基础上,以经典的双指数模型为原型,通过数值拟合得到了单粒子效应瞬态电流脉冲的表达式,考虑晶体管偏压对瞬态电流的影响,得到修正的瞬态电流表达式,将其带入电路... 为简单快速模拟静态随机存储器(SRAM)的单粒子效应,在二维器件数值模拟的基础上,以经典的双指数模型为原型,通过数值拟合得到了单粒子效应瞬态电流脉冲的表达式,考虑晶体管偏压对瞬态电流的影响,得到修正的瞬态电流表达式,将其带入电路模拟软件HSPICE中进行SRAM存储单元单粒子翻转效应的电路模拟,通过与实际单粒子实验结果的对比,验证了这种模拟方法的实用性。 展开更多
关键词 单粒子翻转 双指数模型 器件模拟 部分耗尽绝缘体上硅 静态随机存储器
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静态随机存储器在轨自检算法 被引量:1
19
作者 吴洋 王羿 +3 位作者 于新宇 许智龙 任放 黄缙 《北京航空航天大学学报》 EI CAS CSCD 北大核心 2021年第6期1233-1240,共8页
静态随机存储器(SRAM)在轨自检应用于星载电子设备上电初始化过程中,能够在电子设备开始工作前发现存储器的故障单元,为评估电子设备健康状态提供依据。分析了SRAM的结构和常见的故障原理,针对在轨应用这一特殊背景开展研究,提出了对典... 静态随机存储器(SRAM)在轨自检应用于星载电子设备上电初始化过程中,能够在电子设备开始工作前发现存储器的故障单元,为评估电子设备健康状态提供依据。分析了SRAM的结构和常见的故障原理,针对在轨应用这一特殊背景开展研究,提出了对典型测试算法的改进方案。在完成对改进方案的分析和评价后,以8 K×8 bit存储器为例开展算法的实现,并验证了改进方案的可行性。与典型测试算法相比,所提改进方案具有资源开销少、故障覆盖率高等优点。 展开更多
关键词 静态随机存储器(SRAM) 在轨自检 MARCH算法 集成电路测试 航天产品
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一种提高SRAM写能力的自适应负位线电路设计
20
作者 赵训彤 贺光辉 《微电子学与计算机》 CSCD 北大核心 2014年第5期167-170,共4页
随着器件尺寸缩小到纳米级,在SRAM生产过程中,工艺偏差变大会导致SRAM单元写能力变差.针对这一问题,提出了一种新型负位线电路,可以提高SRAM单元的写能力,并通过控制时序和下拉管的栅极电压达到自我调节负位线电压,使负电压被控制在一... 随着器件尺寸缩小到纳米级,在SRAM生产过程中,工艺偏差变大会导致SRAM单元写能力变差.针对这一问题,提出了一种新型负位线电路,可以提高SRAM单元的写能力,并通过控制时序和下拉管的栅极电压达到自我调节负位线电压,使负电压被控制在一定范围内.本设计采用TSMC 40nm工艺模型对设计的电路进行仿真验证,结果证明,设计的电路可以改善写能力,使SRAM在电压降到0.66V的时候仍能正常工作,并且和传统设计相比,本电路产生的负电压被控制在一个范围内,有利于提高晶体管的使用寿命,改善良率,节省功耗. 展开更多
关键词 负位线 静态随机存储器(SRAM) 写辅助电路
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