RTL验证中的混合可满足性求解

RTL混合可满足性求解方法分为基于可满足性模理论(SMT)和基于电路结构搜索两大类.前者主要使用逻辑推理的方法,目前已在处理器验证中得到了广泛的应用,主要得益于SMT支持用于描述验证条件的基础理论;后者能够充分地利用电路中的约束信息,因而求解效率较高.介绍了每一大类中的典型研究及其所采用的重要策略,以及RTL可满足性求解方面的研究进展.

一种面向测试的RTL行为抽象与蕴含方法

针对寄存器传输级 (registertransferlevel,RTL)行为的抽象 ,提出了一种层次化的带条件的表示 .这种抽象的行为是面向测试的 ,它不仅表达简单 ,而且能很方便地进行蕴含操作 .通过抽象 ,电路可以规范为行为集 ,并代替电路本身进行功能测试向量的生成 .在测试生成过程中 ,大量地应用蕴含操作可以使其中的行为得到简化 ,并极大地提高了系统的效率 .

RTL综合中FPGA片上RAM工艺映射

RAM(Random-Access-Memory,随机存储器)是FPGA(Field Programmable Gate Arrays)片上最重要的宏单元之一,RTL(Register-Transfer-Level)综合对FPGA开发中RAM的有效利用起至关重要作用.本文针对RTL综合中RAM源描述和目标结构多样化带来的技术难题,提出了一种RAM工艺映射方法,即建立工艺无关的RAM统一模型,在模型基础上通过建模、模式匹配、造价计算、绑定四步实现.该方法应用于RTL综合,可以将多种RAM源描述有效地映射到最佳类型和数量的FPGA片上RAM资源.实验数据表明采用该方法实现的RAM工艺映射效果和主流FPGA综合工具——Synplify和XST相当,该模块已经集成在自主开发的RTL综合工具——Hqsyn中并实现商用.

完全RTL的故障数目预测及故障覆盖率计算

在超大规模集成电路设计过程中 ,门级故障仿真通常因仿真速度太慢而不能满足市场需求 ,因此近年来寄存器传输级 (RTL)故障仿真成了一个研究热点 已有的RTL的故障模型和故障仿真方法在计算系统的故障覆盖率时 ,对故障数目或者加权系数的计算需要将RTL设计综合到门级 文中在信号位宽和运算符类型的基础上 ,提出了一种在RTL预测故障数的手段 ,并由此得到完全RTL的故障覆盖率计算方法

Verilog RTL模型

VLSI集成电路芯片测试技术正在向高层次测试推进 .针对Verilog硬件描述语言 ,提出了一种在寄存器传输级 (registertransferlevel,RTL)上的电路模型VRM .该模型着重于实际应用 ,可输出文本格式文件 ,便于开发实用的RTL级故障模拟和RTL级测试生成等软件 .基于该模型 ,还实现了一个简单的RTL逻辑模拟程序以验证VRM模型的可行性 .

基于压缩感知的RTL级功耗估算仿真

系统芯片功耗动态评估往往需要仿真不同的向量集,估算速度慢;为减少SoC功耗估算时间,结合压缩感知优越的稀疏表示能力,设计一种快速的RTL级功耗估算方案;首先根据芯片RTL描述生成模拟输入矢量,然后利用压缩感知生成原始输入矢量的良好近似表示或精确表示,以减少输入矢量规模,并将其作为新的输入矢量,最后用经压缩的新矢量序列来仿真电路,从而计算出芯片功耗;仿真实验表明,这种功耗估算方法能在保持非常高的精确度的同时,比同类方案缩短仿真时间约28%。

面向RTL的VHDL语言模拟系统设计与实现

设计并实现了一种面向寄存器传输级的VHDL语言模拟系统(RTL-based VHDL Simulator,RVS).介绍了RVS系统的处理流程和组成模块.RVS系统定义了面向寄存器传输级的VHDL语言子集,在编译阶段采用了一种基于递归的自顶向下语法分析算法,在模拟阶段采用了一种具有调试功能的基于进程的事件驱动模拟调度算法.RVS系统在Windows平台下用Visual Studio2003进行了实现.实验表明,RVS系统对组合逻辑控制和微程序控制的SAP-CPU设计电路文件进行了正确地编译和模拟.

基于加权数据通路的RTL级低功耗SoC设计

低功耗是SoC设计与评估的重要技术指标之一,现利用加权数据通路,提出一种新的低功耗SoC设计方法。该算法首先利用程序切片技术提取RTL级数据通路,然后采用贝叶斯网络训练获得各数据通路的权重(使用频率),以形成加权数据通路,最后根据各路径权值控制门控信号的产生,对权值小的通路优先插入门控逻辑或合并门控逻辑,从而有效降低系统功耗。实验结果表明,该算法与已有ODC低功耗算法相比功耗平均下降8.38%,面积开销平均减少6.8%,同时数据通路的简化也使得算法计算负荷大幅下降。

基于RTL行为模型的测试产生及时延测试方法(英)

寄存器传输级(RTL)测试产生及时延测试是当今集成电路(IC)测试技术中亟待解决的问题和研究的热点.首先从IC逻辑测试的测试产生和IC时延测试方法这两个方面系统地综述了测试产生和时延测试领域迄今为止的主要研究成果.在RTL行为描述的测试产生方面,提出了新的RTL行为模型的描述方法:行为阶段聚类描述,并提出了基于聚类的测试产生技术.将这些技术集成到RTL级ATPG系统ATCLUB中,在提高测试产生效率及缩短测试长度方面效果显著.在IC时延测试方面,提出了一种新的可变双观测点的时延测试方法。基于该方法提出了新的时延故障诊断方法,实现和完善了可变双观测点的时延测试系统DTwDO.DTwDO提供了从时延测试到故障诊断等一系列测试工具,有效减少了测试通路数,提高了故障覆盖率,并有很高的故障定位成功率.

采用二元CSP引擎求解RTL数据通路的可满足性

针对寄存器传输级(RTL)验证和测试过程中非常重要的数据通路可满足性求解问题,提出一种基于二元约束满足问题(CSP)的求解方法,包括数据通路提取、二元CSP建模和搜索求解3个步骤.数据通路提取通过对接口布尔变量和某些字变量赋值,为各个数据通路器件建立环境;二元CSP建模则根据该环境和各个数据通路器件的功能,将数据通路的可满足性问题转化为二元CSP描述;该二元CSP问题的描述被送入到二元CSP引擎,并采用冲突引导的回跳搜索策略进行求解,获得有解的例证或无解的判定.实验结果表明,即使在没有采取很多优化策略的条件下,该方法仍有较好的性能,并优于基于线性规划(LP)的求解方法.

基于线性规划的RTL可满足性求解和性质检验

采用线性规划作为基本工具开发一个RTL可满足性求解器,并将其应用于解决RTL性质检验问题·深入研究了使用线性规划约束对RTL电路元器件的建模方法,得到了一种对RTL电路建模的通用方法·通过将RTL性质转化为虚拟RTL电路,找到了一种验证RTL性质的方法·通过实验,并与采用zchaff布尔可满足性求解器的模型检验工具NuSMV进行比较,证明了基于RTL可满足性求解器的性质验证方法在内存和时间消耗上具有相当大的优势·

利用SMT约束分解方法求解RTL可满足性问题

随着集成电路技术与工艺的不断发展,目前工业界所采用的形式验证工具已很难适应集成电路规模的飞速增长.为了对RTL电路的可满足性问题进行形式验证,提出基于超图划分的约束分解实现可满足性模理论(SMT)求解的分级验证方法.通过分析RTL电路的结构约束,对约束集合中的元素和相关变量进行约束建模,并构建带有合适权重的超图模型;利用超图划分的机制寻找带有最小割集的等量划分,实现约束分解,完成RTL电路的定界模型检验.实验结果表明,该方法能够减小处理问题的规模和求解过程中的搜索空间,提高验证效率.

用于RTL设计验证的静态错误检测方法

为快速有效地对集成电路设计中潜在的常见错误进行检测,提出一种基于静态分析的错误检测方法。该方法可以自动地提取待测寄存器传输级(RTL)设计的行为信息,检测出设计中常见的错误,如状态机死锁、管脚配置错误。实验结果表明,静态检测相对于其他验证方法自动化程度高、检测速度快、检测准确度高、检测代码可重用,可以在模拟之前发现设计中的错误。

Viterbi解码器RTL级设计优化

当今芯片产业竞争激烈,速度低、面积大、功耗高的产品难以在市场中占有一席之地。Viterbi解码器作为一种基于最大后验概率的最优化卷积码解码器,被广泛应用于多种数字通信系统中,却由于其较高算法复杂程度,给芯片设计带来了挑战。针对芯片的速度、面积和功耗,通过对Viterbi解码器RTL级设计的若干优化方法进行研究和讨论,实现了一个应用于DVB-S系统的面积约为2万门的Viterbi解码器。

基于RTL内部功能模块的测试向量产生方法

提出利用RTL数据通路中加法器、减法器、乘法器作为一种产生测试向量硬件的方法，对被测模块进行测试，以降低硬件开销。实验结果表明，该可测性设计与调度算法具备良好的性能和实用性。在满足功耗约束下，硬件开销可以降低10．7％-73．4％，同时测试应用时间也有所降低，最多可以降低22．4％。

扩展型资源共享方案在RTL综合中的实现

针对现有寄存器传输级(register transfer level,RTL)综合中资源共享仅针对算术逻辑单元(arithmetic logic unit,ALU)的问题,提出扩展型资源共享的方法.该方法对所有逻辑门进行共享,既可优化ALU,又可优化普通逻辑单元,突破了资源共享基于多路选择器(multiplexer,MUX)的限制,实现算术优化及逻辑优化.实验结果与开源工具ABC比较,LUT数减少了19.2%,表明该方法不仅可减少算术逻辑单元的数目,也可有效减少普通逻辑资源的数目,最终实现面积优化.

优先级资源共享在RTL综合中的实现

针对现场可编程门阵列内部复杂算术操作资源有限、资源占用面积较大以及RTL级(寄存器传输级)综合中面积优化大多仅针对一般逻辑操作的问题,提出了一种优先级资源共享方法.该方法通过改进普通的资源共享方法,使不同时刻进行的算术逻辑单元(ALU)按照相同输出、相同输入、无共同端口的优先级顺序依次进行共享.实验结果表明:该方法不仅可以减小ALU的个数,达到面积优化的效果,而且和普通的资源共享方法相比,其所需多路选择器更少,时序结果更好,还能避免数据流冲突.

功耗限制下RTL数据通路扫描测试调度方法

本文提出了利用RTL数据通路中的寄存器构造成移位扫描寄存器来测试功能模块的方法,同时提出一种改进的模块调度思想,实现在功耗限制下的测试调度。实验结果表明本文所给出的测试产生算法与调度算法对于由全加器和半加器构成的功能模块具有良好的性能和实用性。

面向寄存器传输级设计阶段的高效高精度功耗预测模型

功耗已成为电路设计的关键性能目标之一,现有商业工具PrimeTime PX(PTPX)的功耗预精度高,但是运行时间长,且仅面向已经生成网表的逻辑综合或者物理实现阶段。因此,降低功耗分析时间,且前移功耗预测在芯片设计中的环节变得尤为重要。该文提出一种面向千万门级专用集成电路(ASIC)的寄存器传输级(RTL)功耗预估方法,可在RTL设计阶段实现快速且准确的周期级功耗预测:根据输入信号的功耗相关性原则使用基于平滑截断绝对偏差惩罚项(SCAD)的嵌入法对输入信号自动筛选,从而解决大信号特征输入数量对预估性能的影响;通过时序对准方法对仿真波形数据进行校正,解决了sign-off级功耗与RTL级仿真波形之间的时序偏差问题,有效提升了模型预测的精度;建立了仅拥有两个卷积层和1个全连接层的浅层卷积神经网络模型,学习相邻位置和相邻时间上的信号活动与功耗的相关性信息,充分降低部署开销,使训练速度得到显著提高。该文使用开源数据集、28 nm工艺节点的3×10^(7)门级工业级芯片电路作为测试对象,实验结果表明,功耗预测结果和物理设计后PTPX分析结果相比,平均绝对百分比误差(MAPE)小于1.71%,11k时钟周期的功耗曲线预测耗时不到1.2 s。在场景交叉验证实验中,模型的预测误差小于4.5%。

寄存器传输级低功耗设计方法

随着移动设备需求量的不断增大和芯片工作速度的不断提高 ,芯片的功耗已经成为电路设计者必须考虑的问题 ,对于芯片整体性能的评估已经由原来的面积和速度的权衡变成面积、时序、可测性和功耗的综合考虑 ,并且功耗所占的权重会越来越大 .本文主要讲述在 RTL 设计中如何实现低功耗设计 .