SPAD阵列的规模不断扩大对读出电路(Read-out Integrated Circuit,ROIC)提出了更高的要求,时间数字转换器(Time to Digital Converter,TDC)是ROIC的核心电路,完成对光子飞行时间(Time-of-Flight,TOF)高精度量化。为避免大规模阵列中高...SPAD阵列的规模不断扩大对读出电路(Read-out Integrated Circuit,ROIC)提出了更高的要求,时间数字转换器(Time to Digital Converter,TDC)是ROIC的核心电路,完成对光子飞行时间(Time-of-Flight,TOF)高精度量化。为避免大规模阵列中高频时钟信号长距离走线而引起的串扰和噪声干扰,抑制初相误差引起的检测精度退化,设计了一种基于内置时钟的ROIC阵列电路,阵列像素间距均为100μm,内置于各像素内的门控环形振荡器(Gated Ring Oscillator,GRO)独立提供像素TDC所需的高频分相时钟信号,各像素GRO均由像素外置锁相环(Phase Locked Loop,PLL)产生的压控信号控制。由于采用一种基于事件驱动的检测策略,只量化光子事件有效触发的TOF,有效降低了系统功耗。该芯片采用TSMC 0.18μm 1.8 V标准CMOS工艺制造,测试结果表明:TDC的时间分辨率和量程分别为102 ps和100 ns,微分非线性DNL低于0.8 LSB,积分非线性INL低于1.3 LSB,系统功耗小于59.3 mW。展开更多
This work summarizes the structure and operating features of a high-performance 3-stage dual-delay-path (DDP) voltage-controlled ring oscillator (VCRO) with self-biased delay cells for Phase-Locked Loop (PLL) structur...This work summarizes the structure and operating features of a high-performance 3-stage dual-delay-path (DDP) voltage-controlled ring oscillator (VCRO) with self-biased delay cells for Phase-Locked Loop (PLL) structurebased clock generation and digital system driving. For a voltage supply V<sub>DD</sub> = 1.8 V, the resulting set of performance parameters include power consumption P<sub><sub></sub>DC</sub> = 4.68 mW and phase noise PN@1MHz = -107.8 dBc/Hz. From the trade-off involving P<sub>DC</sub> and PN, a system level high performance is obtained considering a reference figure-of-merit ( FoM = -224 dBc/Hz ). Implemented at schematic level by applying CMOS-based technology (UMC L180), the proposed VCRO was designed at Cadence environment and optimized at MunEDA WiCkeD tool.展开更多
针对窄频差硅基环形波动陀螺动态性能差的问题,提出了一种基于比例积分微分-惯性环节(proportion integral differential-inertial element,PID-IE)的串联式相位校正检测闭环系统控制器。以硅微机械陀螺仪结构运动方程为基础建立了理想...针对窄频差硅基环形波动陀螺动态性能差的问题,提出了一种基于比例积分微分-惯性环节(proportion integral differential-inertial element,PID-IE)的串联式相位校正检测闭环系统控制器。以硅微机械陀螺仪结构运动方程为基础建立了理想的窄频差U形弹性梁硅基环形波动陀螺仪的系统模型。通过对环形陀螺开环工作状态下的系统模型及其外围电路的传递函数和波特图分析,设计了一种基于PID-IE的检测闭环系统控制器。通过对其系统模型及外围电路时域仿真,验证了该检测闭环控制系统的可行性,通过仿真发现,加入该控制器后的陀螺输出稳定时间减少了50%,陀螺检测位移输出减小了2个数量级,基本实现了该陀螺的检测位移抑制。在模拟电路中实现了该检测闭环控制系统后,通过实验测试了陀螺检测闭环控制前后的各项性能指标。通过实验测试发现,实现闭环控制后,陀螺输出稳定时间约为0.15 s,陀螺检测位移在闭环工作状态下比开环工作状态减小了97%,陀螺的标度因数比检测开环提高了10倍,零偏及零偏不稳定性与检测开环相比分别提升了3倍和8倍,且闭环控制系统的工作带宽比开环工作带宽提高了30倍。展开更多
文摘This work summarizes the structure and operating features of a high-performance 3-stage dual-delay-path (DDP) voltage-controlled ring oscillator (VCRO) with self-biased delay cells for Phase-Locked Loop (PLL) structurebased clock generation and digital system driving. For a voltage supply V<sub>DD</sub> = 1.8 V, the resulting set of performance parameters include power consumption P<sub><sub></sub>DC</sub> = 4.68 mW and phase noise PN@1MHz = -107.8 dBc/Hz. From the trade-off involving P<sub>DC</sub> and PN, a system level high performance is obtained considering a reference figure-of-merit ( FoM = -224 dBc/Hz ). Implemented at schematic level by applying CMOS-based technology (UMC L180), the proposed VCRO was designed at Cadence environment and optimized at MunEDA WiCkeD tool.
文摘针对窄频差硅基环形波动陀螺动态性能差的问题,提出了一种基于比例积分微分-惯性环节(proportion integral differential-inertial element,PID-IE)的串联式相位校正检测闭环系统控制器。以硅微机械陀螺仪结构运动方程为基础建立了理想的窄频差U形弹性梁硅基环形波动陀螺仪的系统模型。通过对环形陀螺开环工作状态下的系统模型及其外围电路的传递函数和波特图分析,设计了一种基于PID-IE的检测闭环系统控制器。通过对其系统模型及外围电路时域仿真,验证了该检测闭环控制系统的可行性,通过仿真发现,加入该控制器后的陀螺输出稳定时间减少了50%,陀螺检测位移输出减小了2个数量级,基本实现了该陀螺的检测位移抑制。在模拟电路中实现了该检测闭环控制系统后,通过实验测试了陀螺检测闭环控制前后的各项性能指标。通过实验测试发现,实现闭环控制后,陀螺输出稳定时间约为0.15 s,陀螺检测位移在闭环工作状态下比开环工作状态减小了97%,陀螺的标度因数比检测开环提高了10倍,零偏及零偏不稳定性与检测开环相比分别提升了3倍和8倍,且闭环控制系统的工作带宽比开环工作带宽提高了30倍。
