边沿取样电路和同步动态时序电路综合

本文提出用电容代替触发器作为记忆元件的双边沿同步动态时序电路（ＳＤＳＣ）的综合方法．基于电路三要素（信号、网络和负载）理论，首先推导出边沿取样定理；接着研究普适双边沿状态图和电路图的关系，再将卡诺图方法由门级发展到元件级；最后提出ＳＤＳＣ的状态编码原则，从而形成有效的ＳＤＳＣ的综合方法，用此方法设计了一些结构极简单的动态电路，诸如错码检测电路仅用２２个ＭＯＳ管，８４２１ＢＣＤ码十进制计数器仅用３１个ＭＯＳ管等．

基于次态卡诺图的移位寄存器型计数器的自启动设计

分析了移位寄存器型计数器工作时的状态转换过程,提出了移位寄存器型计数器的设计可在保持右移移位寄存器内部结构不变的基础上,只求解第1位触发器激励函数的设计方法.分析了触发器次态函数与激励函数的关系,提出了在次态函数卡诺图上进行激励函数最小化求解与检查无效状态所赋次态值及逻辑修改同步进行的移位寄存器型计数器自启动设计方法.

扭环型计数器自启动设计的逻辑修改方案

为了克服目前在保持右移移位寄存器内部结构不变的基础上只求解第1位触发器的激励函数设计方法的局限性,分析了扭环形计数器工作时的状态转换过程,提出在不改变右移移位、取反循环移位的状态变化规律时可对任何一位触发器的激励函数进行逻辑修改的设计方案,给出了在次态函数卡诺图上进行激励函数最小化求解与检查无效状态所赋次态值及逻辑修改同步进行的自启动设计方法,简化了扭环形计数器的设计过程。

次态卡诺图在时序逻辑电路中的应用

基于逻辑电路的设计中经常涉及到用卡诺图化简逻辑函数的过程,给出了利用次态卡诺图设计逻辑电路的方法及不同触发器的状态方程在次态卡诺图上的表示,并举例加以说明。

时序逻辑电路的次态卡诺图分析法

讨论了同步时序逻辑电路的次态卡诺图分析法与异步时序逻辑电路的次态卡诺图分析法，这两种方法分别是利用状态方程给出各触发器的次态卡诺图，并由次态卡诺图画出状态转换图以及利用状态方程和时钟方程绘出包含“动令”在内的各触发器的次态卡诺图，并由次态卡诺图画出状态转换图．该法是１种分析时序逻辑电路功能的新方法．

同步时序逻辑电路的设计技巧

在进行同步时序逻辑电路设计时 ,可在状态分配之后 ,先对状态表进行仔细的观察 ,然后可根据所选用的触发器的状态图 ,通过对触发器状态翻转条件的高度概括写出驱动方程 ;也可根据所选用的触发器的驱动表 ,利用卡诺图 。

环型计数器的自启动设计

分析环形计数器的结构特征及状态转换过程,给出了在环形计数器闭合反馈环路任何一位的位置断开环路,在次态函数卡诺图上进行激励函数逻辑修改实现环形计数器自启动设计的技术,目的是探索环型计数器自启动设计的逻辑修改技术,改进了目前的在保持右移移位寄存器内部结构不变的基础上只求解第1位触发器的激励函数的局限性设计方法,结果是简化了环形计数器的设计过程,从而使环形计数器自启动设计方法具有普遍适用性。

异步时序逻辑电路设计的一种简明方法

提出了一种异步时序电路设计的新方法:时钟信号与次态卡诺图联立法.根据时钟信号填写次态卡诺图,当触发器满足时钟信号时其次态由状态转换图决定,否则其次态为约束项.据此可方便求出驱动方程并判断自启动.

时序逻辑电路分析方法剖析

对触发器的翻转提出了“予令”和“动令”的概念，并在时序逻辑电路的分析中用符号“↑”或“↓”代表时钟信号的上升沿或下降沿，形象地描述了触发器状态与状态方程、时钟方程间的依存关系．提出了用次态卡诺图分析同步时序逻辑电路的分析方法．

低压电器电路设计中的控制函数分配

用流图法和状态矩阵设计低压电器电路时 ,卡诺图法分配控制函数能较好满足无过渡态和有过渡态的时序电路设计 .

异步时序逻辑电路的设计方法探讨

在传统的同步时序电路设计方法的基础上,提出了一种新的异步时序电路的设计方法。该方法直接从时序电路的时序波形图,获得触发器的触发脉冲;根据时钟信号作用下引起的状态转换,填写次态卡诺图。其特点是原理简单,易于理解,使设计更加直观清楚。

基于时钟信号的异步时序逻辑电路设计

与其他异步时序逻辑电路设计方法相比,基于时钟信号的设计法更简便、快捷。使用该方法时,不用画出时序图,直接从次态卡诺图中选定正确的时钟信号,再快速求出触发器状态方程。

对数字电路教学中有关问题的讨论

针对数字电路课程教学中的一些问题进行讨论 ,并提出改进意见 。

基于动态卡诺图对时序逻辑电路设计方法的优化

在传统数字电路设计中,在保证逻辑功能正确的前提下,尽可能简化逻辑函数表达式以获得最简的电路。在目前国内的一些主要教材中,介绍时序逻辑电路设计时,当获得触发器的状态方程后,都是将状态方程和所选用的触发器的特性方程进行人为比较,得到触发器的驱动方程,这样获得的激励函数并不能保证一定是最简的,常常还需要进行某些修正。本文提出动态卡诺图的概念,利用触发器的状态变化来填写卡诺图,给出了J、K触发器的动态卡诺图化简技术和设计方法,这种设计方法解决了传统时序电路设计中卡诺图画包围圈不能遵循包围圈最大原则的问题。

《数字逻辑》研究中的几种新方法

用“分项满足法”直接填写卡诺图;将触发器的功能引入“预令”和“动令”的概念,并用“↑”或“↓”标示“动令”;用“综合次态卡诺图法”分析时序逻辑电路的功能,这几种新的研究方法有形象、简单,勿需进行繁杂的计算的优点,可在教学中广泛采用。

时序电路设计中的触发器选型问题

本文提出用符号法比较各种触发器的驱动函数 。

对时序逻辑电路自启动设计的探讨

随着数字集成电路的广泛应用,我们在设计电路时,有时会遇到电路不能自启动问题。当电路不能自启动时,一般是不能应用于生产实践中的,而必须对电路进行修改。修改电路自启动的方法比较灵活,不同的修改方法,所得到的状态方程组是不一样的。本文在这里分析了电路不能自启动产生的原因,并介绍了修改电路自启动的一种方法。

数字电路中有关教学内容和方法的探讨

由逻辑函数表达式画卡诺图时,首先根据变量个数画出变量的卡诺图,变量取值的循环码不填,只在格外标出各变量为1的取值范围。然后将表达式中乘积项逐个地填入卡诺图的小方格中。一个乘积项就是一组条件,凡是符合该组条件的方格都填1,其余方格留空,允许有的方格被重复填1。最后所有乘积项都填格完毕后,若看到卡诺图中有的方格还是空的,则在这些空格填0;若看到有的方格填了多个1,只保留一个1即可(正确的填法不应该出现一个方格既填1又填0的情况)。

归一化卡诺图及其在时序网络设计中的应用

本文论述了触发器的文字激励表和状态控制函数的归一化卡诺图,指出它在求最简时序网络中能够简化设计过程,最后通过序列检测器和多模计数器设计说明归一化卡诺图的实际应用.

状态编码对卡诺图化简法的影响研究

在数字电路设计中,尽可能地减少元件是降低产品成本的关键因素.虽然利用卡诺图法能够对逻辑电路进行化简,但当状态编码选择不当时,仍会导致电路设计复杂.针对该问题,以输血指示器电路设计为例,对比在不同态编码下卡诺图化简后电路的复杂程度,提出状态编码和卡诺图联合运用化简法,并通过实验验证该方法能够获得最优设计.