一种低耦合电容的高压SiC MOSFET驱动隔离电源设计

高压SiC MOSFET更快的电压变化率dv/dt,导致其驱动遭受更严重的共模干扰,而现有高隔离电压驱动电源大多又存在耦合电容高、共模瞬态抗扰度(CMTI)能力弱、转换效率低等问题,因此该文设计一种兼具高隔离电压、高转换效率的低耦合电容驱动隔离电源。首先,基于有源钳位反激变换器,提出一种驱动隔离电源耦合电容等效简化解析模型,并通过仿真、实验验证解析模型可行性;其次,基于该模型分析耦合电容影响因素及其优化方法,为低耦合电容的驱动电源设计提供参考;最后,通过实验评估所提低耦合电容高压SiC MOSFET驱动隔离电源性能。结果表明,该文驱动隔离电源额定转换效率约80%,工频耐压高达18 kV,且耦合电容不足2 pF,CMTI能力强。

SiC MOSFET栅氧可靠性快速评估方法研究

SiC MOSFET在车载逆变、充电设备上应用前景广阔,随着国家能源战略的转型升级,其市场规模有望进一步扩展。栅氧可靠性是SiC MOSFET最受关注的问题之一,但传统试验方法在应用于新产品时面临有效性低、时效性差的问题,本文讨论了3种可用于栅氧可靠性快速评估的试验方法,总结了不同方法的试验原理、典型试验现象,讨论了各方法的适用性,介绍了包括阈值电压、栅极漏电流的特征参数退化现象和提取方法。

X-Debugger:基于FPGA的扫描调试器设计及实现

针对芯片硅后调试面临内部信号可观测性差、可控制性弱、内部状态不易恢复重建等问题,本文设计和实现了一款基于现场可编程门阵列(FPGA)的快速扫描调试器XDebugger。该调试器复用传统可测试设计(DFT)扫描链路逻辑,在芯片的设计阶段插入基于功能模块前导码的扫描控制电路,实现了芯片内部各数字逻辑模块信号100%可见;通过基于FPGA的扫描调试器X-Debugger可以快速完成芯片内部寄存器状态获取和修改,并结合硬件加速器可以完成芯片内部逻辑状态的快速重建,从而形成硅后调试闭环。在某处理器芯片硅后调试实践中的结果表明,对于小于100万触发器的功能模块可以在1 s内完成内部状态获取、修改和重建,全芯片通过X-Debugger内部信号获取和重建小于1 min,极大提高了该处理器芯片的硅后调试效率。

SiC MOSFET栅极氧化层缺陷检测

SiC以其耐高压,高频,高温和高功率密度的材料特性,广泛应用于高效电能转换领域。而其栅氧化层可靠性是评价器件可靠性的重要部分。本文根据SIC MOSFET结构特性和栅氧化层缺陷的形成机理,对一批应力筛选实验失效的样品进行研究,提出了一种针对SIC-MOSFET的栅氧化层缺陷检测方法。方法使用了正面和背面失效EMMI定位了相同缺陷位置,同时利用聚焦离子束分析等方法找到了栅氧化层物理损伤点,对碳化硅晶圆级别异物缺陷完成了成分分析,验证了晶圆级栅极氧化层异物缺陷对于栅氧化层质量和可靠性的影响,对于SiC MOSFET的早期失效研究有着重要的参考作用。

基于栅极参考电压的SiC MOSFET栅极氧化物健康状态在线监测方法

栅极氧化物退化是限制SiC MOSFET进一步广泛应用的关键可靠性问题。在线监测能够实时获取栅极氧化物健康状态,是提升SiC MOSFET可靠性的重要手段,因此提出一种基于栅极参考电压的SiC MOSFET栅极氧化物健康状态在线监测方法,并详细介绍了利用栅极参考电压监测栅极氧化物健康状态的基本原理;提出一种栅极参考电压在线提取电路,经脉冲测试验证可以实现在线提取,经老化试验验证可以有效监测栅极氧化物健康状态。所提电路可以集成在栅极驱动中,不会显著增加系统复杂程度。

SiC MOSFET高温栅氧可靠性研究

碳化硅SiC(silicon carbide)具有优良的电学和热学特性,是一种前景广阔的宽禁带半导体材料。SiC材料制成的功率MOSFET(metal-oxide-semiconductor field-effect transistor)非常适合应用于大功率领域,而高温栅氧可靠性是大功率MOSFET最需要关注的特性之一。通过正压高温栅偏试验和负压高温栅偏试验对比了自研SiC MOSFET和国外同规格SiC MOSFET的高温栅氧可靠性。负压高温栅偏试验结果显示自研SiC MOSFET与国外SiC MOSFET的阈值电压偏移量基本相等,阈值电压偏移量百分比最大相差在4.52%左右。正压高温栅偏试验的结果显示自研SiC MOSFET的阈值电压偏移量较小,与国外SiC MOSFET相比,自研SiC MOSFET的阈值电压偏移量百分比最大相差11%。自研器件占优势的原因是在SiC/SiO2界面处引入了适量的氮元素,钝化界面缺陷的同时,减少了快界面态的产生,使总的界面态密度被降到最低。

平面栅极碳化硅垂直MOSFET功率器件栅氧可靠性筛选研究进展综述

随着碳化硅金属氧化物半导体场效应晶体管(MOSFET)功率器件的广泛应用,其面临的栅极可靠性问题亟待解决,本文回顾了平面栅极碳化硅垂直MOSFET功率器件的栅极结构以及目前业界常用的栅氧筛选方法,介绍了栅氧早期失效物理模型并且讨论了这些物理模型与筛选方法之间的适用性。

SiC MOSFET器件栅氧可靠性研究综述

碳化硅金属氧化物半导体场效应晶体管SiC MOSFET(silicon carbide metal-oxide-semiconductor field effect transistor)因具有高压、高频、低导通损耗等优异特性而获得产业界广泛关注,但相比于硅基IGBT,SiC/SiO_(2)栅氧界面高缺陷密度引起的栅氧可靠性问题成为制约SiC MOSFET器件规模化应用的关键瓶颈。通过对近年来国内外SiC MOSFET栅氧可靠性研究成果的梳理和分析,阐述了当前栅氧可靠性问题的形成原因,归纳总结了各类常用的栅氧可靠性评估方法,并进行了比较分析,最后重点探讨了极端工况下SiC MOSFET栅氧可靠性及其提升技术的发展现状。

基于超像素的硅基有机发光二极管微显示器

基于超像素技术,针对彩色硅基OLED(Organic Light Emitting Diode)微显示器,提出一种数字驱动策略,通过复用相邻像素信息,使单像素用于多个相邻像素成像,大幅提高显示分辨率.设计了一种数字驱动彩色OLEDoS(Organic Light Emitting Diode on Silicon)微显示器驱动电路,在120 Hz帧频的条件下,可实现256级灰度和4K显示分辨率,且电路面积和每秒数据传输量仅为传统驱动方式的50%.经测试验证,该驱动电路可实现的OLED像素平均电流范围为13.1 pA~3.74 nA,可满足微显示器近眼显示需求.

18kV/125A碳化硅IGBT器件研制及串联应用关键技术研究

高压碳化硅(silicon carbide,SiC)器件因具有耐高压、耐高温、低损耗等优异特性,已成为支撑未来新型电力系统建设的新型电力电子器件。文中基于自主研制的18kV/12.5A高压SiC绝缘栅双极型晶体管(insulated gate bipolar transistor,IGBT)芯片,提出18kV SiC IGBT单芯片子模组及10芯片并联封装设计方案,研制18kV/125A SiC IGBT器件,功率等级达到国际最高水平。搭建高压碳化硅功率器件绝缘、静态特性和动态特性测试平台,测试单芯片子模组及10芯片并联器件的绝缘及动态特性,18kV/125A SiC IGBT器件具备18kV静态耐压且可以在13kV直流母线电压条件下关断130A电流,验证了所研制器件的高压绝缘及高压开关能力。此外,采用18kV/125A SiC IGBT器件串联搭建24kV换流阀半桥功率模块,提出器件串联均压方法,完成半桥功率模块的1min静态耐压试验和开关试验验证,结果表明,所研制的18kV/125A SiC IGBT器件运行良好,满足串联应用要求,同时,所提的均压方案可以保证半桥功率模块静态电压不均衡和动态电压不均衡程度分别低于0.4%和15%。该研究可以为基于SiC IGBT器件在柔性直流输电工程中的应用奠定基础。

10kV高压SiC GTO模块的研制

文中提出一款基于自主设计的尺寸为8mm×8mm的10kV碳化硅(silicon carbide,SiC)门极可关断晶闸管(gate-turn-off thyristor,GTO)单芯片封装的焊接式模块。详细介绍10kV SiC GTO模块的设计与制造工艺,通过对比裸芯片与封装后模块在10.5kV阻断电压下的漏电流,验证模块绝缘设计冗余和封装工艺,对模块的动态、静态、极限过流能力、关断增益等性能进行测试并给出初步测试结果。

10 kV P沟道SiC IGBT终端结构优化设计与实现

提出采用五区多重场限环FRM-FLRs(five-region multistep field limiting rings)终端设计并流片,研制10 kV P沟道碳化硅绝缘栅双极晶体管SiC IGBT(silicon carbide insulated gate bipolar transistor)终端。通过Silvaco TCAD软件仿真,对比研究传统等间距场限环ES-FLRs(equally spaced field limiting rings)终端和五区多重场限环终端对器件击穿特性的影响。仿真结果表明,五区多重场限环终端具有更均衡的近表面电场分布,减缓电场集中,优化空间电荷区横向扩展,且击穿电压可达到14.5 kV,而等间距场限环终端击穿电压仅为7.5 kV。同时,分别对五区多重场限环终端,以及采用此终端结构的P沟道SiC IGBT进行流片验证。测试结果表明,五区多重场限环终端可以实现12.2 kV的击穿电压;P沟道SiC IGBT的击穿电压达到10 kV时,漏电流小于300 nA,并且栅源电压为-20 V,集电极正向电流为-10 A时,器件的正向导通压降为-8 V。

基于TCAD技术的碳化硅槽栅MOSFET器件设计

针对碳化硅槽栅MOSFET器件内部寄生二极管的反向恢复特性差的问题,设计了碳化硅槽栅MOSFET器件新结构,通过在碳化硅槽栅MOSFET器件元胞内部集成多晶硅/碳化硅异质结二极管,在不使器件的其他电学特性退化的基础上,改善器件的反向恢复特性。基于TCAD工具——ATLAS二维的半导体工艺与器件仿真软件,对碳化硅槽栅MOSFET器件的I-V特性、击穿特性以及反向恢复特性进行了研究。研究结果表明,与常规的碳化硅槽栅MOSFET器件相比,新结构的反向恢复特性明显改善,反向恢复时间减小了48.8%,反向恢复电荷减小了94.1%,反向峰值电流减小了82.4%。

基于内嵌空腔绝缘体上硅的GAA器件电学表征与分析

全包围环栅(GAA)器件具有极强的栅控能力,但工艺较为复杂,需采用先进工艺节点制备。基于新型内嵌空腔绝缘体上硅(VESOI)衬底,设计并制备了2种结构的GAA器件(纯GAA器件和π-GAA-π器件)和作为对照组的π器件,并进行了电学表征和分析。2种GAA器件均表现出良好的电学性能,开关比均达到108。纯GAA器件表现出更小的亚阈值摆幅(62 mV/dec)、更大的电流密度和更小的漏致势垒降低(DIBL)值,且不受背栅偏压的影响,但其底部栅极与源、漏存在交叠区,加剧了栅致泄漏电流(GIDL)效应;π-GAA-π器件虽然不受GIDL效应的影响,但由于其串联了π沟道,器件电学性能下降。实验结果证明了基于VESOI衬底制备GAA器件的可行性,同时进一步讨论了更高的栅极与空腔对准精度对器件性能的提升,为后续工艺改进提供了参考。

150 nm FDSOI器件的背栅NBTI效应研究

负偏置温度不稳定(NBTI)是器件的主要可靠性问题之一,本文通过对150 nm工艺的FDSOI器件进行加速应力试验,分析了不同栅极偏置应力、温度应力下器件阈值电压和饱和电流的退化特性,发现背栅偏置更容易导致NBTI退化,同时研究了正背栅耦合作用下NBTI效应的退化机理。

碳化硅沟槽栅MOSFET技术研究进展

第三代宽禁带半导体碳化硅金属氧化物半导体场效应晶体管(SiC MOSFET)具备耐高压、耐高温和低损耗等优点,迅速成为行业的研究热点。文章结合SiC功率MOSFET器件发展历史,探讨了从平面栅技术发展到沟槽栅技术的必要性,介绍了SiC沟槽栅MOSFET结构设计、沟槽刻蚀工艺和沟槽栅氧工艺等核心问题的研究进展与技术挑战,并对未来新型SiC沟槽栅MOSFET技术进行了展望。

叠层SOI MOSFET不同背栅偏压下的热载流子效应

叠层绝缘体上硅(SOI)器件通过调节背栅偏压来补偿辐照导致的阈值电压退化,对于长期工作在辐射环境中的叠层SOI器件,热载流子效应也是影响其可靠性的重要因素。因此,采用加速老化的方法研究了叠层SOI NMOSFET在不同背栅偏压下的热载流子效应。实验结果表明,在负背栅偏压下有更大的碰撞电离,而电应力后阈值电压的退化却随着背栅偏压的减小而减小。通过二维TCAD仿真进一步分析了不同背栅偏压下的热载流子退化机制,仿真结果表明,背栅偏压在改变碰撞电离率的同时也改变了热电子的注入位置,正背栅偏压下会有更多的热电子注入到离前栅中心近的区域,而在负背栅偏压下则是注入到离前栅中心远的区域,从而导致正背栅偏压下的阈值电压退化更严重。

栅控二极管ESD工艺优化方法研究

为解决通过更改器件设计来提升电路抗静电放电(ESD)能力时成本高的问题,从栅控二极管的工艺出发,研究CAN总线电路抗ESD能力提升方法。通过TCAD仿真,评估了沟道掺杂对于栅控二极管抗ESD能力的影响,发现调整ESD离子注入工艺可以优化栅控二极管导通电阻,提高ESD保护窗口内的泄流能力,将电路抗ESD能力从2000 V提高到3000 V,为电路级芯片的失效问题提供了一种解决方案。

桥式电路中SiC MOSFET串扰峰值预测算法研究

文中针对串扰电压峰值与驱动回路阻抗间的非线性关系,分段分析共源电感存在时串扰产生机理,提出一种碳化硅(silicon carbide,SiC)金属氧化物半导体场效应管(metal-oxide-semiconductor field-effect transistor,MOSFET)串扰电压的分析模型及预测算法。所提算法综合考虑共源电感、非线性极间电容等寄生参数与探头接线的影响,可实现引脚测量串扰电压的准确计算及器件内部串扰电压的提取。进一步,该算法针对栅极回路建模,并利用实测数据引入漏源电压与源极电流时变性,可适用于多桥臂电路及不同器件工况。最后,实验结果表明,所提算法可精准预测不同关断态驱动阻抗下的串扰峰值,其正向峰值平均预测误差仅为3.2%。该算法可为SiC MOSFET驱动电路设计提供定量计算参考。

Simulation Study of Nanoscale FDSOI MOSFET Characteristics

Silicon on insulator (SOI) technology permits a good solution to the miniaturization as the MOSFET size scales down. This paper is about to compare the electrical performance of nanoscale FD-SOI MOSFET at various gate lengths. The performance is compared and contrasted with the help of threshold voltage, subthreshold slope, on-state current and leakage current. Interestingly, by decreasing the gate length, the leakage current and on-state current are increased but the threshold voltage is decreased and the sub-threshold slope is degraded. Silvaco two-dimensional simulations are used to analyze the performance of the proposed structures.