面向高帧率CMOS图像传感器的12位列级全差分SAR/SS ADC设计

针对高帧率CMOS图像传感器的应用需求,提出一种结合逐次逼近型(Successive Approximation Register,SAR)和单斜坡(Single Slope,SS)结构的混合型模拟数字转换器(Analog to Digital Converter,ADC)。该ADC的分辨率为12位,其中SAR ADC实现高6位量化,SS ADC实现低6位量化。该ADC采用了全差分结构消除采样开关的固定失调并减少非线性误差,同时在SAR ADC中采用了异步逻辑电路进一步缩短转换周期。采用110 nm 1P4M CMOS工艺对该电路进行了设计和版图实现,后仿真结果表明,在20 MHz的时钟下,转换周期仅为3.3μs,无杂散动态范围为77.12 dB,信噪失真比为67.38 dB,有效位数为10.90位。

基于粗细量化并行与TDC混合的CMOS图像传感器列级ADC设计方法

针对传统单斜式模数转换器(Analog-to-Digital Converter,ADC)和串行两步式ADC在面向大面阵CMOS(Complementary Metal Oxide Semiconductor)图像传感器读出过程中的速度瓶颈问题,本文提出了一种用于高速CMOS图像传感器的全并行ADC设计方法.该方法基于时间共享和时间压缩思想,将细量化时间提前到粗量化时间段内,解决了传统方法的时间冗余问题;同时采用插入式时间差值TDC(Time-to-Digital Converter),实现了全局低频时钟下的快速转换机制.本文基于55-nm 1P4M CMOS工艺对所提方法完成了详细电路设计和全面测试验证,在模拟电压3.3 V,数字电压1.2 V,时钟频率250 MHz,输入电压1.2~2.7 V的情况下,将行时间压缩至825 ns,ADC的微分非线性和积分非线性分别为+0.6/-0.6LSB和+1.6/-1.2LSB,信噪失真比(Signal-to-Noise-and-DistortionRatio,SNDR)为68.271 dB,有效位数(Effective Numbers Of Bits,ENOB)达到11.0489 bit,列不一致性低于0.05%.相比现有的先进ADC,本文提出的方法在保证低功耗、高精度的同时,ADC转换速率提高了87.1%以上,为高速高精度CMOS图像传感器的读出与量化提供了一定的理论支撑.

14位Single-slope ADC行为级建模与仿真

单斜率型模/数转换器以其简单的结构、较高的分辨率和易于集成的优势,在红外焦平面读出电路设计中被广泛应用。基于Matlab软件环境下的Simulink工具,建立了一个14位Single-slope ADC的系统模型。其充分讨论Simulink工具下电路各单元模块的具体实现和信号间的时序关系,给出电路的行为级仿真结果,为Single-slope ADC的集成电路设计与实现提供参考。

基于SAR-SS架构的图像传感器专用高速列级ADC设计

针对图像传感器中传统列级模数转换器(ADC)难以实现高帧频的问题,提出了一种由逐次逼近寄存器型(SAR)ADC和单斜坡型(SS)ADC组成的混合型高速列级ADC,使转换周期相较于传统的SS ADC缩短约97%;利用SAR ADC的电容实现像素的相关双采样(CDS),在模拟域做差,使CDS的量化时间缩短至一个转换周期,进一步提高了ADC的量化速度;为了保证列级ADC的线性度,提出了一种1 bit冗余算法,可实现+0.13/-0.12 LSB的微分非线性和+0.18/-0.93 LSB的积分非线性。基于180 nm CMOS工艺的仿真结果表明,该列级ADC在50 MHz时钟下,转换周期仅为1μs,无杂散动态范围为73.50 dB,信噪失真比为66.65 dB,有效位数为10.78 bit。

面向亿级CMOS图像传感器的高速全并行两步式ADC设计方法

针对传统单斜式模数转换器(Analogue-to-Digital Conversion,ADC)和串行两步式ADC在面向大面阵CMOS图像传感器读出过程中的速度瓶颈问题,本文提出了一种用于高速CMOS图像传感器的全并行两步式ADC设计方法,该ADC设计方法基于时间共享和时间压缩思想,将细量化时间提前到粗量化时间段内,解决了传统方法的时间冗余问题;同时针对两步式结构在采样过程中的电荷注入和时钟馈通问题,提出了一种基于误差同步存储技术的误差校正方法,消除了采样电路非理想因素对ADC性能的影响.本文基于55 nm 1P4M CMOS工艺对所提方法完成了详细电路设计和全面测试验证,在模拟电压为3.3 V,数字电压为1.2 V,时钟频率为250 MHz,输入信号为1.472 V的设计条件下,本文设计实现的13 bit ADC转换时间为512 ns,DNL(Differential NonLinearity)为+0.8/-0.8LSB,INL(Integral NonLinearity)为+2.1/-3.5LSB.信噪失真比(Signal to Noise and Distortion Ratio,SNDR)达到70 dB,有效位数为11.33 bit,列级功耗为47μW.相比现有的先进ADC,本文提出的方法在保证低功耗、高精度的同时,使ADC转换速率提高了74.4%以上,为高速高精度CMOS图像传感器的读出与量化提供了一定的理论支撑.

一种用于CMOS图像传感器的10位高速列级ADC

提出了一种适用于高速小尺寸像素的列级ADC,该ADC采用单斜ADC(single-slope ADC,SS ADC)与逐次逼近ADC(successive-approximation ADC,SA ADC)相结合的方式在提高模数转换速度的同时减小了芯片面积.SS ADC实现5位粗量化,SA ADC实现5位细量化,SA ADC中5位分段电容DAC的桥接电容采用单位电容并利用区间交叠方式实现了误差校正.采用GSMC 0.18,μm 1P4M标准CMOS工艺对电路进行设计,仿真结果表明:所提出的列级ADC在167,kHz/s采样率和3.3,V电源电压下,有效位数9.81,每列功耗0.132,mW,速度比传统SS ADC提高了22倍.

用于CMOS图像传感器的高速高精度斜坡ADC设计技术研究

针对CMOS图像传感器中传统的列级单斜式ADC在速度方面的不足和两步式ADC在斜坡间切换过程中的非线性问题,论文提出了一种基于时间共享与单区间的高速高精度列并行两步式斜坡ADC架构。采用像素电荷转移阶段的电位识别,实现了不消耗时间的粗量化;采用单区间高精度量化,解决了多斜坡之间的无缝衔接问题。所提出的方法在一款基于55 nm 1P4M工艺的2048×2048规模的CMOS图像传感器芯片中进行了有效性验证,结果表明,在12位分辨率下,该方法相较于传统的两步式结构,行时间可以压缩到500 ns,DNL和INL都可以控制到0.12LSB以内,单列功耗仅为16.5μW。

一种应用于非制冷焦平面读出电路的?非线性辐射补偿型ADC设计

针对非制冷红外探测器系统,设计了一种具有辐射非线性补偿功能的ADC结构。首先分析了辐射非线性对微测辐射热计的特性的影响,利用非线性单斜率ADC(Nonlinear Single-Slope ADC)对非线性辐射引起的微测辐射热计的特性的变化进行补偿,实现ROIC的输出信号的线性化。使用双非线性斜波发生器的模数转换较普通单斜率模数转换节省了近一半的时间,提高了探测器帧频。该ROIC已在0.5??m CMOS工艺下成功流片,并应用了到阵列大小为320×240的非制冷微测辐射热计焦平面上。测试结果表明:目标温度变化640K时,输出信号呈线性(NL=0.94%),数字码有效利用率大于96%。该ROIC在大阵列、小体积的非制冷红外探测器上有着广泛的应用。

单斜率ADC行为级建模与仿真

设计了一种基于Matlab Simulink的8bit单斜率型(single-slope)模数转换器(Analog-to-Digital Converter ADC)的系统模型,此模型充分考虑实际电路中存在的多种非理想效应。通过对一个8bit single-slope进行行为级仿真,对single-slope ADC的静态特性和动态特性进行了分析,得出的有效参数可以有效地指导实际电路的设计。

12位单斜ADC的设计

介绍的单斜ADC(Analog-to-Digital Converter,ADC)应用于三维成像激光焦平面读出电路,将读出电路检测到的电压模拟信号转换为数字信号,便于后续的信号处理。根据焦平面阵列规格、对信号精度和速度的需求,选择采用单斜结构ADC,其中斜坡发生器和计数器两个模块可以所有列共用,每列只需一个比较器和寄存器。斜坡发生器采用分段电容阵列结构,大大减小了芯片面积。由于ADC精度较高,也对比较器进行了失调校准,同时提出了一种新结构,使得比较器输入范围扩大至轨到轨。提出的ADC基于0.18μm CMOS工艺进行设计,输入电压量化范围为1.1 V,量化精度为12位,转换速度为5 kHz。

基于自适应相关多采样技术的CMOS图像传感器列级单斜ADC设计

为了降低CMOS图像传感器的噪声水平,本文提出了一种基于自适应相关多采样技术的单斜ADC,可以根据光强自动选择合适的斜坡信号完成A/D转换。通过在低照度下使用小范围、高增益的斜坡信号进行多采样操作,可以充分降低读出噪声。多斜坡发生器由温度计码电容型DAC实现,此外还分析并校准了斜坡信号的失调电压和增益误差。提出的单斜ADC是在标准的110 nm 1P4M工艺下设计仿真的。仿真结果表明:基于自适应相关多采样技术的单斜ADC不会增加总A/D转换时间,同时在8倍的前置放大器增益下实现了最低59μV_(rms)的读出噪声。此外当前置放大器为2倍增益时,读出噪声从强光下的211μV_(rms)降低到弱光下的92μV_(rms),噪声的降低对应于7.21 dB信噪比的提高。另外,本文的品质因数为3.77 nV_(rms)·s。

红外焦平面列级数字化技术

红外焦平面列级数字化技术是一种将模拟信号通过列级数字化技术最终实现读出电路数字信号输出的技术,不仅对外部的噪声具有很好的抗干扰能力,同时可以有效避免外部电子电路的非线性。由于不受像元面积限制及其优异的性能,列级数字化技术正在成为红外焦平面数字化技术一个重要的发展方向。本文主要介绍了主流的列级数字化技术。

面向CMOS图像传感器应用的列级模数转换器研究进展

随着有源像素工艺以及互补金属氧化物半导体(CMOS)集成电路技术迅速发展,CMOS图像传感器(CIS)朝着高分辨率、高动态范围、低功耗、小体积的方向不断发展,在数码相机、汽车驾驶、安防监控、医学等多个领域中逐渐取代原市场主流的电荷耦合器件(CCD)图像传感器。模数转换器(ADC)作为模拟信号和数字信号的转换端口,是CMOS图像传感器中的重要组成部分,其性能的优劣直接决定了CMOS图像传感器的成像质量。对应用于CMOS图像传感器的模数转换器进行了综述,分析了几种主流架构的优缺点,阐述了面临的挑战以及解决方案,最后对未来的发展前景进行了展望。

用于CMOS图像传感器的12位低功耗单斜坡模数转换器设计

本文提出了一种应用于CMOS图像传感器中的高精度低功耗单斜坡模数转换器(single slope analog-to-digital converter)设计方案.该ADC方案由可变增益放大器、前置预放大器和动态锁存比较器组成.相比现有的设计方案,本文提出的电路在不牺牲噪声性能的前提下,具有更低的功耗和更小的芯片面积.通过集成列并行的单斜坡模数转换器在最新设计的高精度高速CMOS图像传感器设计中,实验结果证明了设计的有效性.

基于CMOS图像传感器应用的斜坡发生器

基于CMOS图像传感器应用,针对列并行的单斜模数转换器设计了一种内在精度高、分辨率可调的斜坡发生器IP核.在建立数学模型的基础上,通过改变参考电压实现分辨率在8bits与10bits之间可调.在3.3V电源电压、10MHz采样时钟下,平均功耗为2.288mw;8位分辨率时最大微分非线性和积分非线性分别为0.12LSB和0.32LSB;10位分辨率时微分非线性<0.38LSB,积分非线性<0.54LSB,满足百万像素阵列数据处理要求.整体CMOS图像传感器芯片采用Chartered 0.35 μm CMOS工艺实现,斜坡发生器所占有效面积仅为150×112μm2.

基于4T结构的高灵敏度CMOS图像传感器设计

基于0.35μm工艺,设计了应用于低光照环境下的低噪声、高灵敏度CMOS图像传感器。该图像传感器采用PPD 4T像素结构,像素阵列512×512,包含列级运放、水平移位寄存器、逻辑控制单元、单斜率模数转换器和偏置电路等模块。通过采用低噪声PPD 4T像素结构、低噪声列级放大器电路结构,以及对版图的优化设计等措施实现了低噪声、高灵敏度的CMOS图像传感器设计。

基于15位像素级模数转换器的640×512规格中波红外成像用48 mW数字读出电路

提出了一种用于中波红外成像的基于15位像素级单斜率模数转换器的低功耗数字读出电路。像素级模数转换器采用一种新型功耗自适应的脉冲输出型比较器,只有当斜坡电压信号接近积分电压时,比较器才产生功耗。此外,比较器输出脉冲信号,降低了15位量化结果存储器上消耗的动态功耗。该存储器采用三管动态结构,仅占约54μm^(2)面积,以满足15μm像素中心距的面积约束。量化结果以电流模式读出到列级,避免相邻列总线间的电压串扰。基于0.18μm CMOS工艺,采用该结构,设计并制造了640×512规格的数字读出电路。测试结果表明,在120 Hz的帧频下,功耗仅为48 mW,总积分电容为740 fF,电荷处理能力为8.8 Me^(-)。在满阱状态,等效到积分电容的噪声电压为116μV,峰值信噪比为84 dB。

应用于无透镜细胞成像系统的非线性CMOS图像传感器

本文提出了一种应用于无透镜细胞成像系统的非线性CMOS图像传感器结构。以牺牲医疗评估不关心的背景光强区域的对比度为代价,将分段式线性对比度拉伸算法集成于CMOS图像传感器芯片内,在提高细胞区域的对比度的同时提高集成度。利用可配置多频率计数器,通过对背景灰度粗量化、感兴趣细胞区域灰度细量化的方法,在ADC量化精度相同的情况下,增加了细胞光强区域的量化精度和对比度。对ADC的静态特性仿真结果表明,本文提出的非线性CMOS图像传感器满足各个模式下对精度的要求。通过Matlab仿真对比分析了片外分段式线性对比度拉伸和本文提出的芯片内部的对比度拉伸。仿真结果表明,采用本文方法形成的细胞图像精度更高、细节效果更清晰,这为后续图像数据处理提供了有利条件。

CMOS图像传感器列并行单斜式ADC回踢噪声自补偿方法

提出了一种用于CMOS图像传感器的列并行单斜式ADC(analog-to-digital converter)回踢噪声自补偿方法,有效抑制了量化比较器对高精度共享斜坡的回踢与串扰。为了消除原始节点的回踢噪声,通过检测列级斜坡信号的突变来补偿列间共享斜坡信号线的串扰,阻断噪声在共享斜坡信号线上的传输。采用本文提出的方法,基于55 nm 1P4M CMOS工艺,完成了3072(H)×2560(V)CMOS图像传感器芯片的设计与实验,该传感器实现了12位精度的列并行数字量化。当同时翻转100到1000列时,在最坏的情况下,回踢噪声可以降低到1 LSB以下,并在不增加功耗和面积的情况下实现了自补偿。测量结果表明,该单斜式ADC工作频率为500 MHz,12位线性A/D转换的数字相关双采样行时间为4.6μs,DNL控制在±0.48 LSB以内,INL不大于±4 LSB,信噪比高达71 dB。重要的是,每列的功耗仅为24μW。

Nanoscale Ⅲ-Ⅴ on Si-based junctionless tunnel transistor for EHF band applications

A single gate Ⅲ-Ⅴ junctionless tunnel field effect transistor（SG-JLTFET） has been reported which shows excellent dc characteristics at low power supply operation.This device has a thin uniformly n-type doped channel of GaSb i.e.gallium antimonide which is grown epitaxially over silicon substrate.The DC performance parameters such as I（on）,I（on）/I（off）,average and point subthreshold slope as well as device parameters for analog applications viz.transconductance gm,transconductance generation efficiency gm/ID,various capacitances and the unity gain frequency fT are studied using a device simulator.Along with examining its endurance to short channel effects,the performances are also compared with a Silicon Dual Gate Junctionless Tunnel FET（DG-JLTFET）.The DC and small signal analog performance reflects that GaSb SG-JLTFET has immense purview for extreme high-frequency and low-power applications.