双埋氧绝缘体上硅SRAM铀离子单粒子效应研究

随着集成电路技术的进步,提高电路的单粒子翻转(single event upset,SEU)阈值变得愈发困难。双埋氧层绝缘体上硅(double silicon-on-insulator,DSOI)技术为单粒子加固技术提供了新方法。利用哈尔滨工业大学空间地面模拟装置(space environment simulation and research infrastructure,SESRI)产生的铀离子对中国科学院微电子研究所研制的DSOI静态随机存取存储器(static random access memory,SRAM)开展了SEU效应研究。铀离子是目前可获得的线性能量传递(linear energy transfer,LET)最高的重离子。2种不同SEU加固能力的DSOI 4 kbit SRAM试验结果显示,通过对NMOS和PMOS的背栅实施独立偏压控制,可实现DSOI SRAM电路抗SEU能力的宽范围调制。最优条件下,使用LET为118 MeV·cm ^(2)·mg^(-1)的铀离子,累积注量为1×10^(7) cm^(-2)时,被测器件无SEU发生。

基于RS和BCH码的SRAM-PUF密钥提取方法及性能分析

物理不可克隆函数(PUF)是芯片制造过程中随机偏差形成的唯一和不可复制的物理指纹,使用这个特征可以鉴别各个芯片,然而PUF芯片因环境变化会影响输出,导致在认证应用时可能失败。介绍了模糊提取器的密钥提取方法,通过在静态随机存取存储器(SRAM)-PUF芯片中加入里德-所罗门(RS)硬解码,在认证系统中加入BCH软解码模块,纠正PUF在一定范围内变化来确保通过认证,并对SRAM-PUF电路在三温下进行实验分析。实验结果表明,SRAM-PUF电路的PUF点分布有较好的均衡性,在常温时可靠性接近100%,在低温条件下可靠性范围为98.84%~100%,在高温条件下,可靠性范围为97.77%~99%,当RS码和BCH码设计的纠错能力大于PUF可靠性时能够通过认证。

双端口SRAM抗写干扰结构的优化设计

针对双端口静态随机存储器(SRAM)通常存在写干扰而导致数据写入困难的问题,基于经典位线电平复制技术提出了一种新型的位线电平复制结构。基于SMIC 28 nm CMOS工艺对位线电平复制结构进行设计,通过优化控制逻辑的组合电路,缩短位线电平复制操作的开启时间,提高了数据写入SRAM的速度,使设计的SRAM可在更高频率下正常工作,同时降低了动态功耗。仿真结果显示,在0.9 V工作电压下,相对于经典位线电平复制结构,采用新结构设计的SRAM的写入时间缩短了约27.4%,动态功耗降低了约48.1%,抗干扰能力得到显著提升。

基于双MCU与双端口SRAM的高速传感系统设计

随着半导体设备的广泛使用,对传感器测量系统的需求也大大增加,传统的传感器测量系统将MCU(微控制单元)与传感器组合使用,用于实时采集、处理和分析数据,但是受限于存储容量、处理速度、测量精度等无法满足高速实时处理数据的需求。基于此,设计了一种基于双端口SRAM的高速传感系统,使用双MCU结合双端口SRAM结构实现更高的数据吞吐量和更快的处理速度。测试表明,在相同主频和相似程序工作流程下,双MCU传感系统比单MCU传感器测量系统的工作时间更快,且双MCU系统完成相同工作所需的时间随着芯片的主频的降低,差距成倍增加。研究结果为采用低主频芯片实现高实时性响应系统提供了思路。

基于低电压SRAM的单元结构优化研究进展

阐述低电压技术的应用背景,综述国内外研究现状,针对低电压技术下SRAM单元结构优化面临的问题进行分析,并探讨了相应的解决策略,认为其在图像处理、语音识别、存内计算等领域具有广阔的发展空间。

SRAM型FPGA单粒子辐照试验系统技术研究

单粒子辐射效应严重制约FPGA的空间应用,为提高FPGA在辐射环境中的可靠性,深入研究抗辐射加固FPGA单粒子效应评估方法,设计优化单粒子效应评估方案,开发相应的评估系统,提出基于SRAM时序修正的码流存储比较技术和基于SelectMAP端口配置回读技术。借助国内高能量大注量率的辐照试验环境,完成FPGA单粒子翻转(SEU)、单粒子闩锁(SEL)和单粒子功能中断(SEFI)等单粒子效应的检测,试验结果表明,该方法可以科学有效地对SRAM型FPGA抗单粒子辐射性能进行评估。

SRAM、ROM的总剂量辐射效应及损伤分析

为了研究大规模集成电路存储器的总剂量辐射效应，分别对SRAM和ROM两种存储器进行了^40Coγ总剂量辐射实验。结果表明，这两种器件是对总剂量辐射效应敏感的器件，失效阈值在10～15krad（Si）之间。实验还表明，研究SRAM、ROM的总剂量辐射效应，只对数据存取功能进行测试是不完善的，器件的静态功耗电流与动态功耗电流也是总剂量辐射效应的敏感参数，应该作为总剂量辐射效应失效阈值的有效判据。根据器件结构与实验结果。分析了SRAM和ROM器件的损伤机理，认为CMOS SRAM的损伤主要源于辐射产生的界面效应；而浮栅结构ROM的损伤则源于辐射产生的氧化物陷阱电荷与界面陷阱电荷。

用0.8μm工艺技术设计的65-kb BiCMOS SRAM

设计了一种65-kb BiCMOS静态随机存取存储器(SRAM)的存储单元及其外围电路,提出了采用先进的0.8mm BiCMOS工艺,制作所设计SRAM的一些技术要点。实验结果表明,所设计的BiCMOSSRAM,其电源电压可低于3V,它既保留了CMOS SRAM低功耗、高集成密度的长处,又获得了双极型(Bipolar)电路快速、大电流驱动能力的优点,因此,特别适用于高速缓冲静态存储系统和便携式数字电子设备中。

基于字线负偏压技术的低功耗SRAM设计

随着工艺节点的进步,SRAM中静态功耗占整个功耗的比例越来越大,纳米尺度的IC设计中,漏电流是一个关键问题。为了降低SRAM静态功耗,本文提出一种字线负偏压技术,并根据不同的工艺角,给出最合适的负偏压大小,使得SRAM漏电流得到最大程度的降低。仿真结果表明,SMIC 40nm工艺下,和未采用字线负偏压技术的6管SRAM存储单元相比,该技术在典型工艺角下漏电流降低11.8%,在慢速工艺角下漏电流降低能到达29.1%。

无SRAM的H.264/AVC去块效应滤波器

针对H.264/AVC中的去块效应滤波器,该文提出了一种新的滤波处理顺序,能够显著减小片上数据缓存容量,并以此为基础设计了一种去块效应滤波器的VLSI硬件新结构。该结构利用数据复用机制减少对片外存储的访问量、节省处理时间,同时不使用片内SRAM,将对片内SRAM的访问降为0。仿真结果显示,该电路在工作频率为100MHz时对HDTV能较好地实现实时滤波;在0.18μm工艺下,综合后的等效逻辑门数只有16.8k。

采用钳位二极管的新型低功耗SRAM的设计

给出了一种设计低功耗静态随机存储器(SRAM)的技术,实现了在电路级与架构级层次上同时降低漏电流与动态功耗。该技术采用源极偏压结构控制漏电流,将一个钳位二极管与NMOS管并联插入GND与SRAM单元的源极之间,当NMOS打开时SRAM进行正常的读写操作,而NMOS关闭则会将源极电压抬高至钳位电压,降低漏电流的同时保证了数据的稳定性;对SRAM结构进行独特的布局,引入Z译码电路,极大地减少每次操作时激活的存储单元数量,明显降低动态功耗;将power-gating技术与高阈值(highV_(th))器件相结合的低功耗设计应用于外围电路,进一步降低漏电流。基于UMC 55nm SP CMOS工艺制造了包含多个SRAM实例(instance)的测试芯片,测试结果证明了该技术的有效性与可靠性。

面向FPGA的低泄漏功耗SRAM单元设计方法研究①

针对视障人群的自主行走课题进行了研究,研制了基于视触觉功能替代的穿戴式触觉导盲装置。该装置通过导盲眼镜上的迷你光学摄像头采集周围环境的视觉图像信息,视觉图像经二值化处理后转换为触觉图像。借助触觉显示器,视障操作者能够在其胸前的虚拟显示平面上以主动触觉方式感知该图像,从而实现对周围环境信息的触觉感知。原理性实验表明该装置能够有效帮助视障者感知路况和识别环境目标,实现自主行走。摘要针对现场可编程门阵列（FPGA）因集成度与速度提高引起的功耗问题，提出了一种适合于FPGA的低功耗静态随机存储器（SRAM）单元设计方法。该方法基于FPGA中SRAM单元在配制后存储值多数为“0”这一特点以及对SRAM单元存储值为“0”时的主要泄漏电流来源的分析，综合应用双阈值电压技术和双栅氧化层厚度技术降低SRAM单元存储值为“0”时的泄漏功耗。该方法的优点是不增加面积和整体延时，且能改善静态噪声容限。仿真结果表明，与传统结构SRAM单元相比，在保证其他性能的前提下，采用该方法所设计的SRAM单元的泄漏功耗可降低41．32％以上。

非易失性RAM将取代SRAM和NOR闪存

FRAM（铁电存储器）、MRAM（磁阻存储器）和PRAM（相变存储器）等非易失性RAM相继上市，它们兼具DRAM和SRAM的高速性以及闪存和EEPROM的非易失性（见图1）。这类存储器产品的写入时间很短，

基于SRAM高速灵敏放大器的分析与设计

在SOC系统级芯片中,存储器占有很重要的地位。随着电路频率的提高,存储器的读写操作速度也要求相应的加快。SRAM中的灵敏放大器通过检测位线上的微小变化并放大到较大的信号摆幅以减少延时,降低功耗。本文提出了一种两级串联结构的SRAM高性能灵敏放大器的设计方法,降低了对信号的反应时间,提高了抗干扰能力,适应高频电路的读写操作。

抗单粒子翻转效应的SRAM研究与设计

在空间应用和核辐射环境中,单粒子翻转(SEU)效应严重影响SRAM的可靠性。采用错误检测与校正(EDAC)和版图设计加固技术研究和设计了一款抗辐射SRAM芯片,以提高SRAM的抗单粒子翻转效应能力。内置的EDAC模块不仅实现了对存储数据"纠一检二"的功能,其附加的存储数据错误标志位还简化了SRAM的测试方案。通过SRAM原型芯片的流片和测试,验证了EDAC电路的功能。与三模冗余技术相比,所设计的抗辐射SRAM芯片具有面积小、集成度高以及低功耗等优点。

基于RHBD技术的深亚微米抗辐射SRAM电路的研究

研究了目前业内基于抗辐射加固设计(RHBD)技术的静态随机存储器(SRAM)抗辐射加固设计技术,着重探讨了电路级和系统级两种抗辐射加固方式。电路级抗辐射加固方式主要有在存储节点加电容电阻、引入耦合电容、多管存储单元三种抗辐射加固技术;系统级抗辐射加固方式分别是三态冗余(TMR)、一位纠错二位检错(SEC-DED)和二位纠错(DEC)三种纠错方式,并针对各自的优缺点进行分析。通过对相关产品参数的比较,得到采用这些抗辐射加固设计可以使静态随机存储器的软错误率达到1×10-12翻转数/位.天以上,且采用纠检错(EDAC)技术相比其他技术能更有效提高静态随机存储器的抗单粒子辐照性能。

65nm SRAM传统静态指标的测试方案及研究

65nm及其以下工艺,工艺波动对SRAM性能影响越来越大。SRAM读写噪声容限能够反映SRAM性能的好坏,对于预测SRAM良率有着重要的作用。采用一种新型测试结构测量SRAM读写噪声容限(即SRAM传统静态指标),该测试结构能够测量65nm SRAM在保持、读、写三种操作下的指标:Hold SNM,RSNM,N-curve,WNM。为了解决其它测试方法存在的测试工作量大和IR drop(压降)等问题,该测试结构采用四端结构引出SRAM的内部存储结点,通过译码器选中特定的SRAM单元进行测试,解决了端口复用问题。提出的测试结构已在SIMC65nm CMOS标准工艺上流片验证,并测得相应数据。

超深亚微米无负载四管与六管SRAMSNM的对比研究

采用基于物理的α指数MOSFET模型与低功耗传输域MOSFET模型,推导了新的超深亚微米无负载四管与六管SRAM存储单元静态噪声容限的解析模型,对比分析了由沟道掺杂原子本征涨落引起的相邻MOSFET的阈值电压失配对无负载四管和六管SRAM单元静态噪声容限的影响。

构成大容量非易失性SRAM方法分析

分析了静态存储器的待机节电模式,介绍了构成非易失性SRAM两种方法:一是利用非易失性RAM控制器和静态存储器构成NVSRAM;二是利用继电器和静态存储器构成NVSRAM。

PMOS晶体管工艺参数变化对SRAM单元翻转恢复效应影响的研究

基于Synopsys公司3D TCAD器件模拟,该文通过改变3种工艺参数,研究65 nm体硅CMOS工艺下PMOS晶体管工艺参数变化对静态随机存储器(Static Random Access Memory,SRAM)存储单元翻转恢复效应的影响。研究结果表明:降低PMOS晶体管的P+深阱掺杂浓度、N阱掺杂浓度或调阈掺杂浓度,有助于减小翻转恢复所需的线性能量传输值(Linear Energy Transfer,LET);通过降低PMOS晶体管的P+深阱掺杂浓度和N阱掺杂浓度,使翻转恢复时间变长。该文研究结论有助于优化SRAM存储单元抗单粒子效应(Single-Event Effect,SEE)设计,并且可以指导体硅CMOS工艺下抗辐射集成电路的研究。