Two Analytical Methods for Detection and Elimination of the Static Hazard in Combinational Logic Circuits

In this paper, the authors continue the researches described in [1], that consists in a comparative study of two methods to eliminate the static hazard from logical functions, by using the form of Product of Sums (POS), static hazard “0”. In the first method, it used the consensus theorem to determine the cover term that is equal with the product of the two residual implicants, and in the second method it resolved a Boolean equation system. The authors observed that in the second method the digital hazard can be earlier detected. If the Boolean equation system is incompatible (doesn’t have solutions), the considered logical function doesn’t have the static 1 hazard regarding the coupled variable. Using the logical computations, this method permits to determine the needed transitions to eliminate the digital hazard.

Logical Function Decomposition Method for Synthesis of Digital Logical System Implemented with Programmable Logic Devices (PLD)

The paper consists in the use of some logical functions decomposition algorithms with application in the implementation of classical circuits like SSI, MSI and PLD. The decomposition methods use the Boolean matrix calculation. It is calculated the implementation costs emphasizing the most economical solutions. One important aspect of serial decomposition is the task of selecting “best candidate” variables for the G function. Decomposition is essentially a process of substituting two or more input variables with a lesser number of new variables. This substitutes results in the reduction of the number of rows in the truth table. Hence, we look for variables which are most likely to reduce the number of rows in the truth table as a result of decomposition. Let us consider an input variable purposely avoiding all inter-relationships among the input variables. The only available parameter to evaluate its activity is the number of “l”s or “O”s that it has in the truth table. If the variable has only “1” s or “0” s, it is the “best candidate” for decomposition, as it is practically redundant.

一种基于电压控制的扫描测试功耗优化方法

提出了一种通过电压控制来实现扫描测试低功耗优化的方法(压控法).该方法主要采用插入门控晶体管来控制组合逻辑单元供电,从而有效地解决了在扫描测试移入过程中测试信号向组合逻辑的无用传播,由于组合逻辑的供电受到控制,因此压控法不仅有效降低了无用的动态功耗,同时也大大降低了由于供电所产生的漏电静态功耗.而且门控晶体管的插入对于当前设计的面积和时序影响都很小.实验结果表明,压控法对面积和延迟的影响远远小于以往插入逻辑门单元的方法,同时对功耗的优化最高可达近32%的改善.

基于WDC结构的低静态功耗Cache设计

基于片上cache占处理器芯片功耗的比重越来越大,提出了一种新的路衰减cache(Way-DecayCache,WDC)结构.该结构通过门控Gnd技术来动态地关闭或开启部分cache路,使得cache结构可以在低功耗配置和正常配置之间切换,从而达到降低静态功耗的目的.与现有的低功耗cache结构相比,附加的逻辑少,实现简单,具有硬件的可实现性.试验结果表明,该结构可以降低cache的功耗,同时对cache整体的性能影响很小.

一种组合逻辑环转化方法

组合逻辑环能够减少电路逻辑资源,降低电路功耗,但是其难以被静态时序分析工具分析和计算,且难以生成功能验证向量和自动测试图形向量.针对此问题,提出一种组合逻辑环转化方法,以解决硬件描述语言以及高级语言逻辑综合阶段所面临的组合逻辑环拆分问题.不同于采用三值仿真策略的现有文献,引入了布尔可满足引擎对组合逻辑环电路进行了表征,使用静态逻辑蕴涵完成了环形电路的拆分.同时,根据环形电路的形成机理,提出了拆分组合逻辑环结构的规则,用于冗余向量优化以及非环电路的逻辑推理.实验结果表明,这种算法能够正确地拆分组合逻辑环结构,且转化时间短,转化后的电路规模小.

基于并行完备检测的高速异步流水线设计

为了有效地提升异步零协议逻辑(NCL)流水线的吞吐量,该文提出一种多阈值并行完备流水线。采用独特的半静态零协议阈值门建立异步组合逻辑,使数据串行传输的同时每级流水线数据处理和完备检测并行进行,以串并结合的工作方式提升吞吐量。同时新阈值门的使用降低了流水线空周期时的静态功耗。基于SMIC 0.18μm标准CMOS工艺对所提出的流水线进行了分析测试。与现有流水线比较显示,当组合逻辑为四位串行进位全加器时,新的流水线吞吐量提升62.8%,静态功耗减少40.5%,可用于高速低功耗的异步电路设计。

智能变电站过程层交换机静态组播表自动生成技术的研究和应用

目前智能变电站过程层交换机采用静态组播方式时需要人工配置,导致工作量增大,自动化程度不足。通过解析SPCD文件和SCD文件,建立交换机的端口拓扑关系,分析各IED在交换机中的信息流,可自动完成交换机中静态组播表的生成。设计了220 k V典型间隔静态组播表自动生成的测试用例,经测试证明,该方法可自动生成智能变电站交换机静态组播表,最小颗粒度控制了流量走向,大大提高了现场工作效率,具有一定的实用价值。

基于递归学习的静态逻辑电路功耗优化方法

由于影响静态逻辑电路功耗的因素较多,导致功耗的收敛性较低,因此提出基于递归学习的静态逻辑电路功耗优化方法。分别从静态功耗和动态功耗两个角度构建静态逻辑电路功耗模型,并引入了电源电压和电流参量,综合分析在不同电压环境下静态逻辑电路单元延时的标准差和均值。根据获取的延时数据,计算各个单元对应的功耗值。将电路的延时作为递归学习的敏感度函数,采用递归学习的方式实施对静态逻辑电路功耗收敛效果的优化。测试结果表明,设计方法可以实现FPRM逻辑电路功耗和混合极性XNOR/OR电路功耗的快速收敛。

FPGA组网实现几十亿门级别大规模原型验证

由于系统规模的增加,芯片设计的复杂程度增加,采用FPGA实现超大规模数字逻辑电路的原型验证面临很多挑战,本文通过分析原型验证实现中的多个关键问题,围绕设计分割,时分复用,互连组网拓扑,时序分析和收敛,布局规划和IP复用,硬件平台,可调试性7个问题剖析,并实现了完整的系统,为实现几十亿门级原型验证系统提供了有力的参考。