一种16位110 dB无杂散动态范围的低功耗SAR ADC

该文设计了一款16位、转换速率为625 kS/s的逐次逼近寄存器型模数转换器(SAR ADC)。改进的采样保持电路结构,优化了采样线性度和噪声性能。采用分段结构设计电容型数模转换器并使用混合方式的电容切换方案,减小面积和能耗。利用扰动注入技术提升ADC的线性度。比较器采用两级积分型预放大器减小噪声,利用输出失调存储技术及优化的电路设计减小了比较器失调电压和失调校准引入的噪声,优化并提升了比较器速度。芯片采用CMOS 0.18μm工艺设计和流片,ADC核心面积为1.15 mm^(2)。测试结果表明,在1 kHz正弦信号输入下,ADC差分输入峰峰值幅度达8.8 V,信纳比为85.9 dB,无杂散动态范围为110 dB,微分非线性为-0.27/+0.32 LSB,积分非线性为-0.58/+0.53 LSB,功耗为4.31 mW。

逐次逼近A/D转换器综述

从逐次逼近A/D转换器(SA-A/D)的工作原理出发,分别对其核心模块D/A转换器和比较器进行了讨论。SA-A/D转换器中的D/A转换器可分为电压定标、电流定标和电荷定标三种,重点分析了三种目前应用较多的并行电容、分段电容和RC混合结构。SA-A/D转换器中的比较器可分为运放结构比较器和锁存(latch)比较器,实际常常使用这两种结构级联的高速高精度比较器,并配合失调校准技术,达到较高精度。最后,简要总结了SA-A/D转换器的研究现状,阐述了其在精度、速度和功耗三个方面的发展状况。

一种基于新型寄存器结构的逐次逼近A/D转换器

介绍了一种10位CMOS逐次逼近型A／D转换器。在25kSPS采样频率以下，根据模拟输入端输入的0～10V模拟信号，通过逐次逼近逻辑，将其转化为10位无极性数字码。转换器的SAR寄存器结构采用了一种新的结构来实现D触发器。该转换器采用3μmCMOS工艺制作，信噪比为49dB，积分非线性为±0．5LSB。

一种R-C-R组合式12位逐次逼近A/D转换器

采用一种R-C-R组合式逐次逼近A/D转换方法,基于UMC 90 nm CMOS工艺设计了一种12位1兆赫兹采样频率的逐次逼近型A/D转换器.在电路设计上,通过复用两段式电阻梯结构,有效地降低了系统对电容阵列的匹配性要求.在版图设计方面,采用了特殊的电阻梯版图设计方法来减小连接电阻的失配影响,并采用金属叉指电容来提高工艺兼容性以减小工艺成本.在3.3 V模拟电源电压和1.0 V数字电源电压下,测得微分非线性为0.78最低有效位.当采样速率为1兆采样点每秒,输入信号频率为10 kHz时,测得的有效位数为10.3,包括输出驱动在内,功耗不足10 mW.整个转换器的有源面积小于0.31 mm2,符合嵌入式片上系统的应用要求.

一种2.5V1-MS/s 12位逐次逼近A/D转换器

设计了一种低功耗、中速中精度的单端输入逐次逼近A/D转换器,用于微处理器外围接口。其D/A转换器采用分段电容阵列结构,有利于版图匹配,节省了芯片面积;比较器使用三级前置放大器加锁存器的多级结构,应用了失调校准技术;控制电路协调模拟电路完成逐次逼近的工作过程,并且可以控制整个芯片进入下电模式。整个芯片使用UMC 0.18μm混合模式CMOS工艺设计制造,芯片面积1 400μm×1 030μm。仿真结果显示,设计的逐次逼近A/D转换器可以在2.5 V电压下达到12位精度和1 MS/s采样速率,模拟部分功耗仅为1 mW。

16位逐次逼近A/D转换器熔丝误差修调技术

提出了一种提高16位逐次逼近(SAR)A/D转换器精度的熔丝误差修调技术。该技术用于提高A/D转换器内部核心模块—16位DAC的精度,从而达到提高整个A/D转换器精度的目的。电路采用标准CMOS工艺流片。测试结果显示,熔丝误差修调后,常温下,电路的INL为2.5 LSB,SNR为88.8 dB,零点误差EZ为1.1 LSB;修调后,A/D转换器有效位数ENOB从12.56位提高到14.46位。

一种串行逐次逼近10位D/A转换器

首先对几种形式的D/A转换器进行了比较,设计了一种电容型D/A转换器。这些电容在逐次逼近结构中构成二进制权阵列。这种结构的D/A转换器动态范围大、建立时间短,精度易于保证;且它的温度系数、电压系数、功耗及面积均优于电阻型D/A转换器。在Cadence SpectreS环境下进行仿真验证,该转换器信噪比为49 dB,积分非线性为±0.5 LSB。

用于便携式设备的12位低功耗SAR A/D转换器

设计了一种适于便携式应用的低功耗12位精度逐次逼近(SAR)式A/D转换器,最高采样频率达到140KSPS,在1.8V工作电压下的功耗仅为1mW;基于0.18μm 2P4M的CMOS工艺完成版图设计,版图面积仅为0.3mm×0.35mm。在转换精度为12位、采样速率为140KSPS时,A/D转换器的INL和DNL分别为0.7LSB和0.66LSB。

逐次逼近式A/D转换器分解式原理验证实验设计

针对逐次逼近式A/D转换器转换速度快,用集成芯片难以设计原理验证实验的问题,利用分立元件结合逐次逼近式A/D转换器的转换原理,设计并实现了展现该转换器转换过程的原理验证实验。实验电路设计中将逐次逼近式A/D转换器的内部组成部分:D/A转换器、去/留码逻辑电路、环形计数器等电路分别用分立元件搭建并实现。利用按键实现了对该转换器实验的每一个转换节拍的控制,将每一个实验转换码的加码、试码、比较、判断等过程逐一显示。设计的实验增加了学生的参与感,使得学生通过对转换过程的分解操作、观察和测量加深了对逐次逼近式A/D转换器转换原理的理解,达到了很好的实验效果。

一种用于逐次逼近ADC的低电压高准确度比较器

设计了一种用于逐次逼近结构ADC中的低电压比较器,比较器由前置开关预放器和动态锁存器组成。前置放大器完成对输入信号进行放大,其高增益提高了比较器的准确度,动态锁存器的正反馈提高了比较器的速度。采用了0.6μm CMOS工艺设计,工作于2.5 V单电源电压,通过详细的电路原理分析和软件SMATSPICE的仿真,得到的分析和仿真结果说明该比较器具有速度快、准确度高、功耗小的特点,适用于逐次逼近结构中的低电压模数转换器。

用ispPAC20和isp1032实现可编程逐次逼近式A/D转换器的研究

ｉｓｐＰＡＣ２０在系统可编程模拟器件集放大器、比较器、Ｄ／Ａ转换器为一体，可灵活、方便地完成放大器、有源滤波器、方波发生器等模拟电路单元的设计。还可将其与ｉｓｐ１０３２结合实现可编程的逐次逼近式Ａ／Ｄ转换器。本文给出了一个设计实例，它具有控制灵活，可方便地嵌入到电子系统设计中的优点。

8通道10b的R-C混合式SAR ADC的设计

实现一个8通道10 b转换精度的逐次逼近式(SAR)模拟-数字转换器。在DAC的设计上采用新的电阻电容混合式的DAC的结构,和传统的C-R式结构相比具有更小的面积。同时对比较器的设计进行了优化,采用一个三级级联的准差分结构,并设计在传统的前置预放和锁存器级联的理论基础上,引入了交叉耦合负载,复位、钳位技术,获得了高精度和较低的功耗。设计经HSPICE仿真结果证明有效,并采用0.13μm CMOS工艺,分别采用2.5 V的模拟电源电压和1.2 V的数字电源电压供电,实现10位的精度。芯片面积为480μm*380μm,FF case下功耗为0.54 mW。实现了超低功耗的ADC的设计。

甚低功耗15Ms/s逐次逼近型ADC的设计实现

采用一种新颖的甚低功耗SARADC结构技术,基于SMIC0.18μmCMOS工艺,设计实现了一个8bit、15Ms/sSARADC的芯片电路.该ADC利用电荷分享技术实现数据的采样/保持和逐次逼近转换过程,同时采用了异步时序控制技术代替传统的同步时序控制方式,对SAR控制逻辑进行优化设计,使其在功耗和速度方面都达到优良的性能.仿真结果显示该ADC能在15Ms/s的采样率下正常工作,平均功耗仅为518μW,整体性能优值FOM值达到了0.18pJ/Conv,远低于传统结构.

一种非校正14位CMOS A/D转换器

设计了一种高精度A/D转换器电路。为了提高匹配精度,内部DAC采用一种电容DAC的新型分段结构;通过版图设计优化,可在不进行数字校正的情况下达到14位的分辨率,最大程度地减小了设计复杂性和功耗。整体电路采用0.6μm标准CMOS工艺线进行投片验证,实现了14位转换,转换时间达到2.5μs。

12位逐次逼近A/D转换器的研究与应用

介绍了12位模/数转换器AD1674的结构,着重分析了它的转换原理及工作模式以及在瑞萨微控制器系统中的应用。

一种单片12位逐次逼近型A/D转换器研究

本文介绍了一种单片12位逐次逼近型A/D转换器.它能在小于6μs的转换时间内将0～10V或-5～5V输入范围的模拟电压转换成相对应的12位数字输出码.电路采用p—n结隔离标准3μm双极工艺制作,在-45～+85℃温度范围,电路的线性误差和微分线性误差皆小于0.012%FSR。

电荷再分配DAC级间耦合电容值的优化设计

介绍了多级耦合结构高分辨率电荷再分配DAC级间耦合电容值的设计方法。重点讨论了如何根据寄生电容值,对耦合电容值进行优化。将该方法应用到一个16位电荷再分配逐次逼近A/D转换器的设计中。通过Cadence环境下的Spectre仿真工具进行仿真,验证了该方法的正确性。

一种采用电阻串复用结构的12位SAR ADC

针对带数字校准功能的逐次逼近模/数转换器(SAR ADC),提出将主DAC、校准DAC和基准电压产生电路的电阻串进行复用,从而显著减少了芯片面积,降低了功耗。相比6+6两段电容结构DAC,采用电阻电容混合结构的主DAC和校准DAC节约了37%的版图面积。在0.18μm CMOS工艺下,通过Hspice仿真,SAR ADC的DNL和INL均小于0.4LSB,SNR为75dB。系统正常工作时,总功耗为3.1mW,比不采用电阻串复用的结构减少0.9mW。

一种12-b 125 kSPS全差分CMOS SAR A/D转换器

设计了一种基于1stSilicon0.25μmCMOS工艺的全集成SARA/D转换器。详细介绍了SARA/D转换器的基本原理、电路结构和仿真结果。该SARA/D转换器采用全差分结构,系统时钟频率为2MHz,精度12位,采样速率125kb/s,输入电压范围0～2.5V。在3.3V供电电压下,功耗为0.3mW,芯片有效面积为745μm×2000μm。

一种采用0.5μm CMOS工艺的多通道SAR ADC

设计并实现了一个多通道12位逐次逼近(SAR)A/D转换器。转换器内部集成了多路复用器和并行到串行转换寄存器、复合型DAC等。整体电路采用Hspice进行仿真,转换速率为133 ksps,转换时间为7.5μs。通过低功耗设计,工作电流降低为2.48 mA。芯片基于0.5μmCMOS工艺完成版图设计,版图面积为2.4 mm×2.3 mm,流片测试满足设计指标。