带Cache和精确中断响应的CPU设计

提出了带Cache和精确中断响应的CPU设计方案,实现指令集MIPS中选取15条指令作为本CPU的基本指令。采用基本5步流水线CPU设计,给出了指令Cache、数据Cache和精确中断响应的设计与实现。测试结果表明,该方案符合设计要求。

一种带Cache的嵌入式CPU的设计与实现

基于FPGA平台实现了嵌入式RISC CPU的设计。根据项目要求,实现指令集为MIPSCPU指令集的一个子集,分析指令处理过程,构建了嵌入式CPU的5级数据通路。分析了流水线产生的相关性问题,采用数据前推技术和软件编译结合的解决方案。给出了控制单元、运算单元、指令Cache的实现与设计。在FPGA平台上实现并验证了CPU的设计。

一种面向超标量处理器的低功耗指令Cache设计

针对超标量结构中多体并行的流水化指令Cache提出了三种低功耗优化策略,首先是基于Cache路的条件放大技术,它根据标志匹配结果来关闭无关路中敏感放大器对存储阵列的驱动输出;其次是基于Cache行的动态电压调节技术,它只对当前访问的Cache行提供正常的操作电压,而其他Cache行都处于低电压休眠状态;最后是基于短循环程序的指令回收技术,它通过重复利用过期指令来减少对Cache的冗余访问.实验表明,这个低功耗设计在SPEC和PowerStone基准程序下可以将指令Cache的总功耗分别降低72.4%和84.3%,而处理器的IPC损失分别只有1.1%和0.8%,并且不会带来任何时序开销.

一种基于流水线的指令CACHE优化设计

在现代微处理器的设计中,CACHE是整个微处理器性能的决定性因素。本文详细介绍了32位RISC微处理器“龙腾”R2中指令CACHE的体系结构,着重研究了其设计和实现问题。为了提高性能,采用了预取技术和流水线技术来优化设计,仿真结果表明得到了预期的效果。

基于区间模型的一级指令Cache缺失损失分析

一级指令Cache的平均缺失损失被量化为下一级存储系统的访问时间,在进行处理器性能瓶颈分析中简单的量化会引起较大的误差。针对该问题,应用区间模型分析影响一级指令Cache平均缺失损失的前端因素,并用模拟实验进行分析研究,结果表明,除下一级存储系统的访问时间外,取指带宽、取指队列的大小、一级指令Cache缺失率及程序特性,会对一级指令Cache平均缺失损失产生影响。

龙芯2号处理器设计和性能分析

介绍龙芯2号处理器设计及其性能测试结果．龙芯2号采用四发射超标量超流水结构。片内一级指令和数据高速缓存各64KB，片外二级高速缓存最多可达8MB．为了充分发挥流水线的效率，龙芯2号实现了先进的转移猜测、寄存器重命名、动态调度等乱序执行技术以及非阻塞的Cache访问和load Speculation等动态存储访问机制．龙芯2号处理器采用0．18gm的CMOS工艺实现，在正常电压下的最高工作频率为500MHz，500MHz时的实测功耗为3～5W．龙芯2号单精度峰值浮点运算速度为20亿a／秒，双精度浮点运算速度为10亿a／秒，SPECCPU2000的实测性能是龙芯1号的8～10倍，综合性能已经达到PentiumⅢ的水平．目前芯片样机能流畅运行完整的64位中文Linux操作系统，全功能的Mozilla浏览器、多媒体播放器和OpenOffice办公套件，可以满足绝大多数桌面应用的要求．

混合架构通用数字信号处理器设计

针对嵌入式设备对高性能数字信号处理器低功耗的需求,结合超标量处理器与超长指令字处理器各自的优点,提出一种将两种架构进行融合的单核处理器设计方法,取代ARM+DSP异构架构。充分发挥两者优势,降低处理器的功耗和面积,提高处理器在数字信号处理方面的性能;支持ARM指令集,顺序超标量模式的双发射和超长指令字模式的六发射能够极大提高地指令并行度。利用DSPStone基准测试程序对处理器进行测试验证,测试结果表明,混合架构的处理器性能平均提升了19.4%,最高提升了38.2%。

简单高性能微处理器的设计

提高指令级并行度是处理器体系结构发展的重要方向 ,也是当前计算机组织、计算机结构课程的重要内容之一。为使学生对指令流水线、超标量等技术有更深入的理解和体会 ,本文介绍了一个简单的具有超标量流水线结构的微处理器模型的设计思想。针对在指令并行执行过程中出现的数据相关冲突 ,提出了指令相关性检查算法和数据相关性检查算法。论述了如何利用 VHDL语言的特点 ,准确描述硬件的并行性及系统模块的划分 。

超标量、超流水线定点RISC核设计

本文从开发指令级并行度ILP的角度出发,分析了超标量、超流水线处理器的体系结构特点,在此基础上给出了一个定点超标量RISC核设计。该设计采用Top-down设计方法,含三个流水执行单元,指令动态调度,实现非阻塞高速缓存non-blocking-caches机制。

基于FPGA的数据记录器关键技术优化

针对存储系统中的指令误判和单片FLASH读写速率慢的问题,设计了一种基于FPGA的高可靠、高速数据记录器。该记录器采用4线指令组合校验机制,配合双计数器消抖的防指令误判技术,最大限度保证指令的可靠识别;采用批次检测的方法管理坏块,有效缩短校验时间,同时应用交替双平面交叉写入和流水线编程模式,FLASH写入速度达到29.92 MB/s;应用双FIFO交叉缓存,握手读数的机制,有效保证读取速度。经实践验证,该记录器指令判断准确,读写速率快,具有一定的推广价值。

自修改代码在Godson-X上的处理实现

主流处理器中采用的超标量流水线机制及高速缓存使得SMC操作需要特殊处理。该文基于对多种程序的SMC行为的分析和多种SMC冲突的解决方案的对比,设计了一种灵活高效的SMC解决方法。该方法对结构的复杂度及主流水线的性能的影响小,目前已被应用在支持CISC指令集的Godsonx处理器模型上。

新一代RISC微处理器的技术特征与趋向

从流水线技术、指令调度技术、Ｃａｃｈｅ设计技术及多媒体支持等方面详细讨论新一代ＲＩＳＣ微处理器的技术特征，并简要论述ＲＩＳＣ微处理器的发展趋向。

PentiumⅡ微处理器的体系结构

本文介绍Intel公司x86系列微处理器的最新成员─—PentiumⅡ微处理器的体系结构，包括PentiumⅡ的结构特征、内部功能单元结构、Cache结构设计等，并重点介绍PentiumⅡ的超标量流水线设计以及指令在流水线中的执行过程。

双流水线超标量体系结构Pentium

本文介绍Intel最新产品Pentium体系结构的主要特点,包括它的部件组成、流水线结构、指令配对法则、浮点部件、片上cache与TLB以及支持多机系统的cache一致性协议。

一种降低流水化指令缓冲存储器泄漏功耗的设计方法(英文)

流水化的指令缓冲存储器通常被用于高频率处理器中,以提高取指带宽。然而,在以往的研究工作中,对流水化指令缓冲存储器的泄漏功耗问题关注较少。在工作中发现流水化的指令缓冲存储器较之传统的指令缓冲存储器能够更好地提供降低泄漏功耗的机会。通过这一观察,提出根据取指地址的要求来动态管理指令缓冲存储器中行的活动——仅仅使需要访问的行处于正常活动状态,而其他行均被控制在低电压模式下,从而大幅度降低这些行的泄漏功耗。通过模拟评测发现,该方法使流水化的指令缓冲存储器的泄漏功耗降低了77.3%,而处理器的性能损失仅为0.32%。

专用指令分组密码微处理器体系结构研究

本文以分组密码算法为研究对象,结合微处理器体系结构的特点,研究能够高效灵活实现多种分组密码算法的处理器体系结构。论文通过分析现有分组密码算法结构特点,从实现方式的灵活性和高性能角度出发,提出了一种基于专用指令集的分组密码微处理器的设计思路,并给出了分组密码微处理器的运算单元设计方案及整体系统架构。

一种新颖的双端口数据高速缓冲存储器

VLIW体系结构是媒体处理器的首选技术。解决处理器内核与访存之间的数据瓶颈,可以采用双Load/Store单元。为此,需要开发具有双端口访问能力的数据高速缓冲存储器。通过分析双端口情况下的系统工作时序、缺失(miss)处理和替换算法,设计并实现了一个4路组相连、容量为16kB的双端口数据高速缓冲存储器。通过在高速缓冲存储器内使用双端口SRAM,使其具有真正双端口并行访问能力,提高了处理器内核的数据吞吐能力。

计算机系统结构研究的新方向

以 RISC技术和分层存贮器为主要特征的计算机系统在科学计算与交易处理领域获得了成功 ,但是新的应用需求和技术困难使得这种现有的体系结构不能适应未来的计算需要。分析了现有的体系结构与以多媒体处理和个人移动计算为主要内容的应用趋势的不协调性 ,并介绍一种新的计算机系统结构Vector IRAM,为计算机系统结构研究提供参考。

高性能处理系统中自修改代码的高效检测技术

在主流通用处理系统中,超标量机制及高速缓存使得自修改代码(SMC)成为一种需要特殊处理的情况,为了继续支持使用自修改代码的程序并兼容原有程序,在处理系统设计中需要对SMC的情况进行支持。本文分析并对比了多种程序的SMC行为及解决方案,设计了一种利用FIFO队列在流水线外检测SMC的方案,避免了对主流水线的干扰;并通过复用访存通路来检测SMC导致的缓存一致性问题,由于优化后的设计不需要额外的端口,避免了在数据缓存使用多端口设计,使得整体面积下降了1.16%。同零开销的理想方案相比,该方案对性能的影响小于0.1%。

基于RISC-V参数化超标量处理器的优化设计

为解决嵌入式领域对处理器不同性能面积的需求,以及对重排序缓冲区阻塞,保留站派遣长短周期指令时导致的吞吐率不平衡及堵塞问题,设计并优化了一种简便配置的参数化流水线超标量处理器。通过定制化流水线中的分支预测,缓存与运算单元,将RISC-V指令划分5大类处理,对不同周期的执行单元采用级联与并行的混合分布方式,将充当排序缓存中的指令再派遣,达到指令暂存和分类执行的目的,使一条不定周期指令可以携带多条单周期指令提交。缓存之间以直连方式进行通信,以避免复杂的公共数据总线以降低时序损耗。实验结果表明,该处理器可以通过配置达到IPC为0.746~1.476之间的性能,平均比同类型处理器IPC提升132.4%。