同步时序电路设计中状态化简方法探讨

本文通过实例分析了同步时序电路设计中状态化简的过程,指出了隐含表化简法在实际应用中出现的问题,进而提出了相应的改进方法。

未知同步时序机状态网络生成算法研究

获得未知时序电路的内部状态转移关系是逆向分析不明时序芯片的核心模块,对时序机的内部状态转移关系展开研究。在此基础上描述的压缩状态网络动态生成算法可以在数据采集的同时动态生成状态转移关系图。深入探讨了状态驱动策略,保证状态驱动路径尽可能短,搜索次数尽可能少,从而达到快速获取不明时序芯片内部状态网络的目的。最后通过实例模拟分析了状态网络的形成过程,通过阐述在实际工程中的应用情况,说明了算法的可行性。

同步时序逻辑电路设计的一种新方法

提出了一种同步时序逻辑电路设计的新方法—次态方程联立法。该方法从状态表中获得次态方程 ,然后将所获得的次态方程与所用触发器的标准次态方程联立比较而直接得到触发器的激励函数。具体设计实例表明该方法简捷、高效 。

同步时序网络逻辑设计中建立原始状态表的算法

本文讨论了建立原始状态表需要确定的若干问题,给出了建立串行序列检测器原始状态表的算法。

预测分析法填写状态表

在时序逻辑电路的分析当中，通过对次态方程和输出方程进行特征分析，预测总结出对应的输入组合规律，参照规律对状态表进行填写，可以大大提高状态表的填写速度和准确率；而且可以让学生对次态方程有更深入的理解，得到很好的启发。

归一化卡诺图及其在时序网络设计中的应用

本文论述了触发器的文字激励表和状态控制函数的归一化卡诺图,指出它在求最简时序网络中能够简化设计过程,最后通过序列检测器和多模计数器设计说明归一化卡诺图的实际应用.