基于System Verilog的可重用验证平台

采用System Verilog语言设计了一种具有层次化结构的可重用验证平台,该平台能够产生各种随机、定向、错误测试向量,并提供功能覆盖率计算。将验证平台在Synopsys公司的VCS仿真工具上运行,并应用到包交换芯片的仿真验证中。仿真结果显示,新设计的验证平台能通过修改随机信号约束条件和产生随机信号的权重值,使芯片的功能覆盖率达到100%。

System Verilog语言在数字系统设计中的应用

使用Verilog进行数字系统设计时会出现对电路结构描述不够简洁、精确的问题.对IEEE的新标准Sys- temVerilog硬件描述语言进行了研究,通过比较两种语言的关键语法结构,分析了上述问题产生的原因和采用Sys- temVerilog语言的解决方法.最后,以HDB3编码电路设计为例,给出采用SystemVerilog语言进行设计、仿真和综合的结果.

基于System Verilog的接口模块化设计方法

System Verilog是对Verilog 2005加以扩展后形成的一种硬件描述语言,它在Verilog语言的基础上扩展了"接口"(interface)功能,使用"接口"功能可以简化大型复杂设计的建模和验证过程。针对大型系统设计中常见的重复端口声明所带来的冗余工作和失误,对"接口"在FPGA程序设计中的优缺点和使用方法进行分析,提出了一种硬件接口模块化设计的方法与思路;并以温湿度采集芯片SHT75为对象介绍了一个使用此方法设计的工程实例,程序运行平台为FPGA EP1C12Q240I7+ATmega128单片机。

基于System Verilog的随机测试用例设计

对RTL级代码进行功能验证的常用方法是仿真,即使用EDA工具模拟待测设计的实际工作情况,验证待测设计的正确性。对于功能不复杂的待测设计,提出了一种基于System Verilog语言的随机测试用例设计方法,可以提高测试的完整性且具有良好的重用性。

System Verilog与Verilog描述状态机(FSM)之比较

由于状态机不仅是一种电路的描述工具,而且也是一种思想方法,因而在电路设计的系统级和RTL级有着广泛的应用。如何编写出高质量、易维护和可复用的RTL级代码,这既对硬件工程师提出了新的挑战,又对硬件描述语言的抽象层次、语义及语法也提出了更高的要求。本文详细描述了如何使用新的System Verilog来构建FSM的寄存器传输级(RTL)编码技术,并且将现存有效的RTL编码风格与新的增强的System Verilog编码风格进行比较,以显示System Verilog在构建FSM中的优势。

基于System Verilog的芯片模拟器设计与实现

该文在对System Verilog与C语言的接口进行介绍的基础上，详细描述了两者之间数据共享的基本方法，然后通过对一款示例芯片基本功能的分析，设计了芯片模拟器的四个基本接口函数并对其实现进行了简要描述。通过该芯片模拟器设计与实现的介绍，可以从中了解System Verilog测试平台下芯片模拟器实现的一般方法。

Verilog HDL与SystemC的语法等效性

针对电子系统设计中使用不同语言制约设计效率的问题,研究了SystemC2.0与VerilogHDL的语法在基本语法结构、时间模型、等待和事件模型、调度模型等方面的等效性,得出如下结论:对于门级以上级别的描述,所有的VerilogHDL的描述总可以在SystemC中找到对应描述;开发EDA设计工具,实现从VerilogHDL描述的知识产权自动转换到SystemC描述是可行的.

一种同步流水线SRAM读写控制模型

设计了一种同步流水线静态随机存储器读写控制系统的行为级模型。分析了存储器芯片的控制信号和工作时序要求,利用Verilog硬件描述语言对存储器芯片的读写系统进行了行为级建模。系统包括主机、总控制器和存储器三部分,其中总控制器又包括信号源发生器和数据收发控制器两个子模块。利用Modelsim软件对系统行为级模型进行了仿真验证,结果表明系统控制模型在非猝发(常规)、线性猝发、交织猝发三种工作模式下均可对存储器进行正确读写操作。该模型将主机端源控制信号数量减至最少,极大简化了读写控制流程;采用系统时钟双沿对数据采样传输,提升了系统的稳定性。

基于Verilog-A行为描述模型的VCO设计

分析了模拟硬件描述语言Verilog-A的特点,介绍了基于Verilog-A语言的行为级模拟电路设计过程。以锁相环(PLL)的子模块压控振荡器(VCO)的设计为例,建立了基于Verilog-A的行为模型进行系统设计的新方法。根据VCO的数学模型,建立了中心频率为120MHz的VCO行为模型,并利用CadenceSpectre仿真器对该模型进行了验证及PLL系统仿真。

基于Verilog-A行为描述模型的PLL系统设计

分析了模拟硬件描述语言Verilog A的特点 ,介绍了一种基于Verilog AHDL行为模型的模拟电路自顶向下设计方法。这种方法适用于片上系统 (SOC)模拟部分的设计。根据压控振荡器 (VCO)和二阶无源低通滤波器 (LPF)的数学模型 ,建立了它们基于Verilog A的行为模型 ,并用该方法实现了包含中心频率为 12 0MHz的VCO和截止频率为 30 0 0kHz的LPF在内的电荷泵锁相环系统设计。最后利用CadenceSpectre仿真器对模型进行了验证及PLL系统级仿真。

基于Verilog-A与Matlab的行为描述模型的CDR设计

根据模拟集成电路系统级和行为级快速验证的需求,针对一种穿戴式超宽带射频接收前端的500 Mbps的时钟数据恢复电路(CDR)进行设计.传统CDR的Verilog-A模型一般是基于理想环路进行环路参数的分析,误差较大.利用Verilog-A与Matlab进行行为级建模时将电荷泵充放电电流的大小和时间不匹配等非理想因素考虑进来,并进行相位噪声的拟合.行为级和电路级的对比仿真验证了行为级模型的快速性和准确性,并对CDR电路级的设计具有前瞻性的指导意义.

Verilog在线评测系统设计与实现

近年来,在线评测系统(Online Judge,OJ)在多种编程语言的教学、ACM竞赛中得到了广泛应用,实践效果良好。Verilog是一种硬件描述语言,目前尚没有支持该语言的在线评测系统。本文以较流行的在线评测系统HUSTOJ为基础,对其扩展以支持Verilog语言,能够实现Verilog代码在线编辑、提交、后台仿真、结果评价,可用于Verilog语言个人学习、课堂教学、结课评测以及竞赛。

Verilog HDL设计实例及其仿真与综合

介绍了 Verilog HDL的特点 ;讨论了 EDA技术的设计思路 ;针对数字电子系统 ,用 Verilog HDL设计了一个篮球 30秒计时器 ,并在 Cadence和

基于Verilog HDL的FPGA数字系统设计优化

文章介绍了基于FPGA的数字系统设计优化的两种重要技术:流水线设计技术和资源共享设计技术,并通过两个具体的示例,详细说明了如何利用Verilog HDL语言来编写优化程序,并通过定时分析及资源耗用结果对比分析了优化设计前后电路在速度与资源利用率等性能指标上的差别。

基于Verilog煤炭型静电除尘电源调压控制的研究

针对于传统煤炭型静电除尘器电源系统反应效率低、设计周期长、安全性差等缺点,设计了一套基于Verilog静电除尘电源调压系统。该工作电源系统使用LC组件、硅整流桥组和升压变压器以达到除尘器的工作电压。反馈系统采用电子设计自动化技术,用硬件描述语言完成对反馈系统的设计,并在仿真平台上完成控制芯片现场调试,当电压大于临界电压时,通过改变L-C器件的数目使其持续稳流。经试验测定,该控制系统能够精准地反馈出除尘器电压信号的变化情况,反馈响应更快、精度更高、监控性能更好,同时抗干扰能力优于其它控制系统。

基于Verilog HDL的信号发生器的设计

旨在研究设计一种可以产生正弦波、方波、三角波和锯齿波等四种波形,且输出波形的幅值、频率可调的信号发生器。在Altera公司的QuartusⅡ工具软件环境下,应用Verilog HDL语言完成了系统的设计,建立的程序工程下载至FPGA器件后,系统实验测试结果达到了预想效果。采用Verilog HDL语言编程来完成整个设计,不但提高了设计效率,而且使系统具有设计灵活、实现简单、性能稳定的特点。

基于UVM的AHB总线SRAM控制器设计和验证

阐述AHB总线的SARM控制器运行原理和特点,以System Verilog为验证语言,VCS和DVE为仿真软件,搭建了基于UVM的通用验证平台,针对待测模块设计随机化测试用例,给出基于UVM的AHB总线SRAM控制器的验证结果,检测UVM验证平台的重用性、可移植性和可靠性。

Verilog HDL数字钟电路的设计研究

在Quartus II软件平台上采用电路图和文本文件相结合的方式完成数字钟电路的层次化建模,该电路具有正常显示(计时)、时间调整(校时)、闹铃、秒表等功能。整个电路最终经FPGA实验板的下载验证表明设计方案切实可行。本文通过对数字钟层次化设计的详细阐述,旨在使数字系统的学习者掌握基于FPGA的自顶而下的设计思路,又在实例设计中展现出Verilog HDL与C语言编程的不同。

SoC硬件综合设计中基于Verilog语言的接口程序设计

针对系统芯片SoC(System-on-Ch ip)设计中IP复用问题,提出了一种基于状态机FSM(F in iteState M ach ine)自动生成的SoC硬件接口综合设计方法,给出了基于Verilog语言的接口程序设计,通过实例仿真验证了该方法的可行性。该方法可以自动化生成接口程序,对于缩短SoC芯片设计时间,提高IP复用程度等方面提供了一种新的方法。

基于UVM的节能化电梯运行控制系统设计和验证

在分析电梯运行原理和特点的基础上,基于现场可编程逻辑门列阵FPGA设计了电梯运行控制系统,以System Verilog为验证语言,以VCS和DVE为仿真软件,构建了UVM通用验证平台,完成了电梯运行控制系统的UVM验证和FPGA板级验证,证明了UVM验证平台的高重用性、可移植性、可靠性和可扩展性。