基于西门子AS—Interface总线技术的电梯控制系统

本文着重阐述了西门子AS—Imtefface总线技术的特点及实现方式。简要介绍了电梯控制系统的发展现状和西门子总线技术在电梯控制系统中应用的背景，并从硬件和软件两方面详细说明了西门子AS-Imtefface总线技术在电梯控制系统中的应用以及远程监控的实现。最后对西门子PLC在电梯控制系统中的开发进行了经济技术综合指标分析。

基于脑电的快速序列视觉呈现脑-机接口系统研究进展综述

脑-机接口(BCI)系统建立大脑与外部设备之间的直接交流通路,结合快速序列视觉呈现(RSVP)范式能够实现利用人类视觉系统进行高流通量图像目标检索。近些年来,RSVP-BCI系统在范式编码、脑电(EEG)解码和系统应用方面的研究取得了长足的进步。对范式编码的研究揭示不同范式参数对系统性能的影响,促进提升系统性能;脑电解码的研究在提升算法分类性能的同时推动少训练、零训练样本、多模态等场景下的应用;对RSVP-BCI系统应用的研究实现推动系统走向实际应用并拓宽了应用领域。同时,系统仍面临着迈向实际时可应用领域范围窄、脑电跨域解码难题以及计算机视觉飞速进步带来的挑战。该文对RSVP-BCI近年来的相关研究进展进行了回顾与总结,并对未来的发展方向进行了展望。

串口设备服务器在水厂流量计量系统中的应用

本文主要介绍串口设备服务器的通信功能,以及串口设备服务器在水厂生产过程中对流量监测的应用。串口设备服务器在水厂中应用中可以实现上位机读数与现场仪表测量值一致,提高水厂信息化管理水平;通讯线路敷设简单,既降低生产成本;又能减少设备故障发生可能性,提高工作效率和生产安全性。实际应用表明,该系统运行稳定可靠,安装维护简单方便,为水厂流量监测系统提供了一种较好的选择方案。

基于CoaXPress接口的高速串行传输系统设计

CoaXPress是一种新型高速数字图像传输接口标准,适用于各种高速和高带宽图像传输应用。本文设计实现了一种基于CoaXPress接口的高速串行传输系统。针对多路高速串行数据传输、调度、缓存和同步难题,硬件上每个模块设计4路CoaXPress接口,模块以FPGA为核心,采用PCIe3.0×8接口与主控制器进行通信,使用DDR4缓存高速数据;FPGA固件逻辑设计中使用XDMA硬核与主控制器进行通信,使用FDMA完成对DDR4的数据调度,使用GTH收发高速串行数据;采用FIFO缓存同步技术和PXI_TRIG触发总线技术相结合的方法,成功地实现了8个CoaXPress发送模块共32路发送接口之间的同步。最终对CoaXPress接口模块和系统进行了测试,CoaXPress接口的眼图、码速率、误码率、同步精度均满足要求。本文所设计的基于CoaXPress接口的高速串行传输系统工作稳定,性能可靠,已应用于新一代空间飞行器载荷—数传链路测试。

多层频时空特征提取的RSVP目标分类算法

由于事件相关电位(ERP)信噪比低、变异性强,其在大脑皮层所体现的空间−时间信息分布在不同RSVP范式下的分布差异较大,并且传统基于CSP或LDA的单试次解码算法在不同数据集下分类性能不稳定,分类模型鲁棒性在数据集间有限.对此,从频−时−空域多个角度出发,通过设计两个交替迭代优化的空时域滤波器进行特征提取,提出了一种多层频时空ERP特征提取的目标分类算法(STAEE)以增强RSVP-BCI的解码性能.算法共分为滤波器组模块、时间窗分解模块、空时域滤波模块和感兴趣区域选择模块.在两个公共RSVP数据集的分类任务中,相较于结构化判别分析(HDCA)、共空域模式(CSP)、滤波器组共空域模式(FBCSP)以及空时判别分析(STDA)4个基准算法,所提出的STAEE算法获得了更高的曲线下面积(AUC),这表明该算法能够有效克服ERP在不同数据集分布的变异性,提升识别系统的分类性能.

一款用于双向传输高速接口的阻抗校准电路

在具有双向传输功能的高速串行接口中,发射机输出端的两个电阻对电路性能有很大的影响。为提升电路在复杂环境中的工作性能,需要对电阻进行阻抗校准。传统的阻抗校准存在着功耗高、面积大、系统误差大、收敛时间长等缺点。针对上述问题,设计了一款用于双向传输高速串行接口的阻抗校准电路,通过共用电流源的方式有效地减小了阻抗校准电路的面积及功耗,并消除了电流源失配带来的系统误差;引入了带有失调消除的比较器,并对比较器中存在的开关管漏电及时钟馈通等效应进行优化,降低了校准电路的系统误差;使用了逐次逼近寄存器(Successive Approximation Register,SAR)逻辑对最佳的电阻校准控制码进行查找,从而减小了收敛时间。在SMIC 40 nm工艺上实现了一款高精度,低功耗,且可对两个电阻分别进行调节的阻抗校准电路。对两个待校准电阻进行蒙特卡洛分析,阻抗校准的3σ值分别为201.76 mΩ,198.80 mΩ,阻抗校准电路整体功耗为4.205 mW。

基于AHB的多模式xSPI控制器设计

为了提高嵌入式处理器访问外部设备的速率,满足不同场景下的应用需求,设计了一种基于先进高性能总线(AHB)的多模式高速扩展串行外部设备接口(xSPI)控制器。该控制器支持最多八线的接口传输宽度及双边沿触发的传输方式,允许在间接访问模式、状态轮询模式及内存映射模式下传输数据,并提供传输宽度和传输阶段控制。基于功能案例以及SMIC 55 nm工艺下的逻辑综合和现场可编程门阵列(FPGA)验证对该控制器进行功能和性能测试。结果表明,该控制器可以通过用户配置来调整传输宽度和边沿触发方式,在多种工作模式下对外部数据进行读/写。此外,其还可以实现可编程的中断触发、时钟延展、直接存储器访问(DMA)传输请求等,且性能良好,最大时钟频率为200 MHz。

基于JESD204B接口的波形产生FPGA设计

提出了一种基于JESD204B接口的波形产生的FPGA设计方案,该设计主要由FPGA、DAC、DDR3以及网口芯片组成,实现产生双通道、频率范围为2 GHz~3.5 GHz的中频信号。FPGA与DAC由高速串行接口JESD204B进行连接,实现双通道的波形产生、数字上变频及数模转换,网口芯片与DDR3用于传输和存储一些特殊数字波形。详细介绍了JESD204B接口时钟同步、DDS信号发生器、数字波形接收、缓存和发送等关键功能的设计。最后通过频谱分析仪抓捕DAC输出的中频信号验证了FPGA设计的可靠性。

Chiplet技术发展与挑战

随着半导体工艺尺寸逐渐逼近物理极限,芯片的功耗、性能和面积随工艺制程进步而带来的提升越来越小,半导体技术进入“后摩尔时代”。为进一步满足机器学习与人工智能等信息通信行业快速发展带来的高带宽通信需求,基于先进的互连和封装技术的Chiplet技术步入了我们的视野。Chiplet技术将原来的复杂多功能SoC芯片拆成多个小面积、低成本、不同工艺节点的小芯片,再进行重新组装,因其良率高、成本低、集成度高、性能强大、灵活性好、上市时间快等优点受到学术界和产业界的高度关注。本文对Chiplet的技术特征、优势、发展历史以及具体应用进行了梳理和阐述,同时详细介绍了Chiplet的关键核心技术尤其是Chiplet D2D互连技术,最后叙述了Chiplet现存的技术问题与挑战,并给出了未来发展建议。

Chiplet技术:拓展芯片设计的新边界

芯粒(Chiplet)是一种将多个小型芯片集成为一个完整的系统芯片的技术,旨在实现芯片的重用、异构集成、性能提升和成本降低等目标。该技术的发展重点主要包括异构集成、新型互连和新型封装。其中,接口互连是Chiplet技术的关键。接口互连包括物理层接口和数据传输协议,接口和协议的设计需要考虑工艺技术、封装技术、功耗限制和上层应用程序的要求等,串行互连和并行互连是芯片到芯片实体层接口的两种选择。此外,对于不同的传播介质,应运而生出一些新型的互连技术,如光互连和无线互连,它们可以提供更高的带宽、更低的功耗和更灵活的互连拓扑。未来,Chiplet技术有望为电子领域带来重大的突破和发展,促使更加高效、灵活和富有创新性的芯片设计和制造。

广播电视行业从SDI到IP的转变

在广播电视行业,4K、8K超高清技术的快速发展,对于信号传输产生了更高的要求,需要更高的带宽和更低的延迟。在这种情况下,传统的串行数字接口(Serial Digital Interface,SDI)技术已经不能满足,需要向网际互连协议(Internet Protocol,IP)化转化。针对SDI技术的局限性以及IP技术的优势进行阐述,发现IP化不仅可以提升传输效率、降低传输成本,还可以促进广播电视行业的创新和发展。

基于ERP信号的目标检测研究综述

目标检测是一个广泛应用于多个领域的研究课题。传统的计算机视觉方法存在复杂度高、泛化能力差、模型对象可迁移性差等缺点,而人脑在目标检测方面具有较强的认知能力和感知能力,仅需要很少的训练样本就可以达到较好的检测效果。基于事件相关电位(Event-Related Potentials,ERP)的脑机接口(Brain-Computer Interface,BCI)是一种全新的提升目标检测性能的方法,它能够将脑内信息与外部环境进行交互。在此基础上,Gerson提出了一种以脑电信号为基础的快速串行视觉呈现(Rapid Serial Visual Presentation,RSVP)范式,包括显示方式、有效视觉范围、目标复杂度、刺激频率和持续时长等。该文还对ERP信号的预处理、特征提取及分类等方法进行了综述,并对该领域的局限性和发展趋势进行了探讨。

IP架构电视系统测量分析

随着基于电影和电视工程师协会(The Society of Motion Picture and Television Engineers,SMPTE)ST 2110标准的网际互连协议(Internet Protocol,IP)化电视系统越来越多,传统串行数字接口(Serial Digital Interface,SDI)架构电视系统测量方法在IP化电视系统中已不再适用。对此,详细介绍IP测量与SDI测量的区别与联系,以及IP架构电视系统测量的内容、方法及相关指标,以期在IP化电视系统出现问题时,能够通过相关测量,快速定位、解决系统故障。

SDI+IP混合架构的播总控系统设计

近年来,广播电视技术转型向网际互连协议(Internet Protocol,IP)化发展的进程逐渐加快,基于IP架构的电视技术系统必将取代传统串行数字接口(Serial Digital Interface,SDI)架构,成为未来电视技术的发展方向。对以互联网协议网关(Internet Protocol Gateway,IPG)作为关键设备搭建“SDI+IP”混合架构系统的设计方案进行深入分析,阐述电视技术系统从SDI向IP技术转型过程中尽可能实现平稳过渡的思路。

应用于红外大面阵数据传输的接口电路设计

红外大面阵(2560×2048)数字读出电路对芯片数据接口有高速、低功耗、强驱动能力的需求。采用0.18μm互补金属氧化物半导体(Complementary Metal Oxide Semiconductor,CMOS)工艺设计了4∶1并串转换电路、电平转换电路以及采用预加重技术的低压差分信号(Low Voltage Differential Signal,LVDS)驱动器电路。并串转换电路采用双沿采样的树形结构降低时钟频率,电平转换电路采用正反馈结构提升速度,LVDS驱动电路采用可编程电流大小的预加重副通路对主通路进行高频分量补偿,以保证驱动能力和提升高速信号的完整性。接口的数据传输速率可达到1 Gbit/s。当负载电容为2 pF时,一个通道的功耗为15.8 mW@1 Gbit/s;当负载电容为8 pF且打开预加重时,一个通道的功耗为19 mW@1Gbit/s,输出电压摆幅为350 mV,输出共模电平为1.21 V,LVDS驱动电路的所有参数均满足标准协议。

国产FPGA高速串行接口误码率测试软件设计

随着内嵌高速串行接口FPGA的广泛应用,其信号质量的监测变得极为重要。设计了1种基于国产FPGA芯片的高速串行接口误码率测试软件,采用软核实现高速串行接口误码率统计、属性动态重配置,利用上位机软件进行实时监测,有效地提高了测试效率。通过实际用例详述了软件进行误码率测试的方法与步骤,进而验证了该软件测试的有效性。研究结果表明,该软件具有较好的用户体验度、较高的测试效率,对FPGA国产化进程起到了积极的推动作用。

一种高速SerDes接收端自适应判决反馈均衡器设计

针对高速通信中背板信道非理想特性引入的码间串扰问题,提出了一种增益自适应判决反馈均衡器(DFE)设计方法。该方法采用半速率结构,可在提高码间抗串扰的同时适应高速传输要求。通过引入自适应反馈环路实现最小均方算法(S-SLMS),并根据码间串扰大小自动调整抽头系数以达到最佳均衡效果;采用动态比较器对数据进行采样,在完成正确采样的同时引入尽可能小的延迟。采用5.4 Gbps输入信号进行仿真,结果表明,该均衡器可对加扰的输入信号正确恢复数据,恢复出的眼图宽度为0.91UI,成功消除了2个后标分量,有效消除了码间串扰,DFE整体电路功耗仅17.8 mW。

面向112 Gbps PAM4串行接收机的低误码协同自适应均衡器

高速串行接口是高性能计算机和数据中心芯片之间互连的核心关键IP。随着业界单通道速率由56 Gbps向112 Gbps发展,高速串行接口的误码率急剧增加,严重影响互连性能和系统稳定性。针对112 Gbps PAM4接收机误码率高的难题,首次采取一种协同自适应均衡器构架,提出了面向3种均衡器的自适应协同均衡算法,能在高插入损耗条件下取得较低误码率;提出了基于判决反馈均衡器的盲自适应均衡算法,能缩短链路训练时间,减少硬件开销。采用12 nm CMOS工艺完成了基于协同自适应均衡器的接收机设计。仿真结果表明,针对经过36.5 dB信道的去加重112 Gbps PAM4信号,采取协同自适应均衡器的接收机误码率小于1e^(-12),收敛周期约400 ns,功耗增幅仅约2.3%。

北京三号B卫星海量数据传输处理系统设计与实现

海量数据传输与处理技术是高分辨率遥感卫星系统的关键技术,北京三号B卫星作为高分辨率光学遥感卫星其图像传输速率高达几十吉比特每秒,因此设计了一种基于万兆网接口与高速串行收发器GTX/GTH接口的数据传输与处理系统。该系统使用万兆网接口接收前端相机载荷数据,使用GTX/GTH接口实现产品内数据互联,并基于超大规模现场可编程门阵列(FPGA)作为核心处理芯片实现海量数据路由分发、编解码和处理。测试结果表明:可实现36.04 Gbit/s数据接收和60 Gbit/s数据传输处理能力,并具有可靠性高、系统延时小、通用性强的优点。与传统数传方案相比,系统数据处理能力提高了一倍以上,且显著降低了硬件成本。