面向SIMD指令集的SM4算法比特切片优化

SM4算法是中国自主设计的商用分组密码算法,其加解密计算性能成为影响信息系统数据机密性保障的重要因素之一.现有SM4算法优化主要面向硬件设计和软件查表等方向展开研究,分别存在依赖特定硬件环境、效率低下且易遭受侧信道攻击等问题.比特切片技术通过对输入数据重组实现了并行化高效分组密码处理,可以抵御针对缓存的侧信道攻击.然而现有切片分组密码研究对硬件平台相关性强、处理器架构支持单一,并且并行化处理流水启动较慢,面向小规模数据的加解密操作难以充分发挥单指令多数据(single instruction multiple data,SIMD)等先进指令集的优势.针对上述问题,首先提出了一种跨平台的通用切片分组密码算法模型,支持面向不同的处理器指令字长提供一致化的通用数据切片方法.在此基础上,提出了一种面向SIMD指令集的细粒度切片并行处理SM4优化算法,通过细粒度明文切片重组与线性处理优化有效缩短算法启动时间.实验结果表明,相比通用SM4算法,优化的SM4比特切片算法加密速率最高可达438.0 MBps,加密每字节所需的时钟周期最快高达7.0 CPB(cycle/B),加密性能平均提升80.4%~430.3%.

基于MetaCrypto平台的SM4密码算法实现

针对现有通用编程语言在实现密码算法时存在编程难度大和可维护性差等问题,提出了一种基于MetaCrypto平台的密码算法实现方式。基于MetaCrypto平台的MCL元语言和映射原理,实现了SM4密码算法模型和Python语言映射接口,完成了从SM4密码算法模型到Python语言的代码生成;对映射为Python平台的SM4算法进行正确性验证和加/解密速率测试,并比较了x86架构、ARM架构、LoongArch架构下的加/解密速率。实验结果显示MetaCrypto平台输出的SM4密码算法结果与官方参考文档的测试向量完全相同,验证了其正确性;在实现加/解密速率方面,基于64 Kbit的数据量在x86架构CPU下达到了0.327 Mbit·s^(-1),在ARM架构CPU下达到了0.254 Mbit·s^(-1),在LoongArch架构CPU下达到了0.145 Mbit·s^(-1),与GMSSL-Python实现库基本一致。

可变流水级SM4加解密算法硬件设计及FPGA实现

SM4加解密算法作为我国第一个商用密码算法,凭借其算法结构简单易实现、加解密速度快和安全性高等优点,被广泛应用在数据加密存储和信息加密通信等领域中。以可变流水级SM4加解密算法硬件设计以及FPGA实现为研究课题,重点研究了不同流水线级数设计的性能差异,设计了一种可控制流水线级数的SM4加解密电路,并将其封装为带有AXI接口和APB接口的IP核。基于XILINX ZYNQ器件,在XILINX ZYNQ-7020开发板上搭建小型SoC,将设计的SM4 IP核挂载到AXI总线上,模拟实际工作情景并进行性能测试。通过软件加解密数据与仿真测试得到的数据来验证设计功能的正确性;测试不同流水线级数的性能,以此选出最适合的流水线级数。

白盒SM4优化算法在水印技术中的应用

针对目前应用软件缺乏防止动态调试方法的问题,提出了一种白盒SM4算法与水印技术相结合的方法。对白盒SM4算法的仿射变换及迭代进行合理的优化,结合水印算法的关键技术,检测代码是否被篡改。如果被篡改就立即启动响应代码,通过改变其入口函数等方式,使程序失效。在满足手机应用白盒环境的前提下,其空间复杂度可降低为原来的1/2,时间效率可以提升四倍左右。通过数据计算可知,所提的白盒算法满足多样性要求,并可以抵御BGE(Billet,Gilbert,Ech-Chatbi)攻击。

基于FPGA的SM4算法高效实现方案

针对SM4算法的FPGA实现方案存在数据处理速度不够高和逻辑资源占用过高的问题,提出了基于现场可编程门阵列(FPGA)的高性能、低资源消耗的SM4算法实现方案。所提方案采用循环密钥扩展与32级流水线加解密相结合的架构,循环密钥扩展的方式降低了逻辑资源消耗,32级流水线加解密的方式提高了数据吞吐率。同时,所提方案采用代数式S盒并通过合并线性运算以及在不可约多项式的合并矩阵中筛选最优矩阵运算的方式进一步减少S盒变换的运算量,从而达到降低逻辑资源占用与提高工程数据吞吐率的目的。测试结果显示,该方案比现有最佳方案在数据吞吐率上提升了43%,且资源占用率降低了10%。

Sr_(0.5)Zr_(2)(PO_(4))_(3)-(Ce,Sm)PO_(4)复相陶瓷核废物固化体的制备及化学稳定性

为同时固化高放废物中的模拟放射性核素Sr、Ce和Sm,采用一步微波烧结工艺成功制备了Sr_(0.5)Zr_(2)(PO_(4))_(3)-(Ce,Sm)PO_(4)复相磷酸盐陶瓷固化体,采用XRD、Raman、SEM-EDS和密度表征研究了其物相组成、微观结构以及致密性,并利用PCT法评估了化学稳定性。结果表明:Sr_(0.5)Zr_(2)(PO_(4))_(3)相和(Ce,Sm)PO_(4)独居石相兼容性好,两相间不发生相互反应;所制备的复相陶瓷固化体晶粒尺寸小,相对密度高于96%,改变Sm/Ce比对固化体的微观结构和致密性无明显影响;PCT测试结果表明Sr、Ce和Sm的元素归一化元素浸出率都较低,与单相磷酸盐陶瓷固化体相比,复相磷酸盐陶瓷固化体具有较为优异的化学稳定性。

流密码框架下的SM4专用认证加密算法

认证加密算法是能同时满足数据机密性与完整性的对称密码算法,在数据安全领域具有广泛应用。针对基于分组密码的认证加密算法的安全性以及效率需求,提出一种基于SM4轮函数的专用认证加密算法SMRAE。算法采用流密码思想,从SM4底层部件出发,结合Feistel结构设计状态更新函数用于轮变换,处理256 bit消息只需调用4个SM4轮函数指令。在初始化阶段将初始向量和密钥经过16轮迭代,使差分充分随机化;利用SM4加密消息,将生成的密文参与轮变换,实现状态更新和加密并行;解密时先进行消息认证,降低时间消耗,提高算法安全性。安全性分析与实验结果表明SMRAE能够抵抗伪造攻击、差分攻击和猜测攻击等主流攻击,效率高于AES-GCM,与SM4效率相当,具备一定的实用性。

SM4密码算法S盒的量子电路优化

S盒是SM4密码算法中的重要非线性组件.首先基于复合域理论,将S盒代数表达式中有限域GF(2^(8))中的运算同构到复合域GF((2^(4))2)中的运算,然后使用NCT门库逐步构建并优化各个运算的量子电路,最后综合出完整的S盒量子电路.为降低Toffoli门的使用量,根据GF(24)中乘法计算的代数表达式,选取使用Toffoli门最少的量子电路.为了降低CNOT门的使用量,主要从三方面优化:一是使用最优的CNOT电路综合出4阶矩阵的量子电路;二是采用置换矩阵法以及优化子电路的方式综合出8阶矩阵的量子电路;三是通过先合并计算再综合的思路优化整个S盒中CNOT门的数量.该S盒量子电路使用Qiskit Aer量子模拟器实现,并验证了其正确性.经量子资源分析,该优化的S盒量子电路一共使用了21个量子比特、10个NOT门、152个CNOT门和34个Toffoli门,电路深度为97.Toffoli门数量、总量子逻辑门数量、电路深度等相比已有结果都有较大减少.

基于FPGA的国密算法SM4和ZUC可重构设计

提出了一种SM4和ZUC-256密码的硬件实现方案.首先对两个密码算法进行硬件语言描述,然后构建了两个可重构单元--可重构寄存器和可重构S-box单元,从而在实现两个密码算法的基础上,有效降低了资源消耗,提高了资源利用率.在现场可编程逻辑门阵列(field programmable gate array, FPGA)上进行硬件验证.结果表明,本密码可重构方案中的硬件开销有明显的降低.

基于KCPSM6指令扩展的SM4算法优化实现方法

密码算法的实现是低成本、资源受限的密码应用场景中的关键环节,而如何应用各类微处理器指令扩展技术对算法进行优化实现是当前研究重点之一。针对SM4算法,提出了一种基于KCPSM6微处理器指令扩展的算法优化实现方法。该方法实现了兼具密钥扩展函数和加解密函数功能的指令扩展单元,新增4个数异或计算的扩展指令,并采用双端口RAM交互接口设计了一款资源占用低的硬件电路结构。实验结果显示,LUT资源仅占用134个,相比不包含指令扩展的方法,所提方法消耗的时钟周期至少降低了71.38%,速率最大提升了4.79倍,有效实现了在较低硬件资源占用的情况下提升算法性能。

WIST:基于三维查找表的SM4算法新型白盒设计

随着密码攻击方式更加多样、隐蔽且破坏性更强,密码分析者可能拥有越来越多的攻击权限与攻击能力,甚至能够获取算法的内部结构.为了更有效保护密钥,本文提出一种基于三维查找表的白盒SM4密码算法实现方案WIST.首先将SM4分组密码算法的线性变换用矩阵表示,设计了能对密钥信息进行隐藏保护的三维查找表,利用输入编码和输出编码对查找表混淆处理,同时采用仿射函数作为外部编码,完成了SM4算法的白盒化实现,并验证了此算法的正确性.效率分析表明WIST占用内存空间适中,具有较高安全性;安全性分析表明WIST能抵抗BGE攻击、MGH攻击、侧信道攻击、线性攻击与差分攻击等常见攻击类型.WIST可以在白盒攻击环境下更好地保护密钥信息.

基于不经意多项式估值的SM4协同加解密方案

协同加解密是安全多方计算中的重要研究方向,它可以安全高效地实现数据保护、隐私保护。为解决现有SM4协同加解密方案离线计算阶段计算复杂度偏高的问题,提出一种基于不经意多项式估值的SM4协同加解密方案。方案利用预计算的多项式集合和多项式值集合来完成在线阶段的S盒协同计算,从而提高在线计算阶段的性能。其证明了所提方案的正确性和安全性,同时与四种不同的方案进行对比,结果表明,所提方案计算效率明显高于其他方案,说明所提方案能安全高效地完成SM4协同加解密。

Cs_(4)EuI_(6)∶Sm近红外闪烁晶体的生长及发光性能研究

随着长波敏感硅基光电探测器的发展,近红外闪烁晶体逐渐成为研究热点,其中Sm^(2+)掺杂的Eu^(2+)基卤化物晶体表现出优异的近红外发光性能。本文利用布里奇曼法成功制备了尺寸达到厘米级别的Cs_(4)EuI_(6)∶Sm近红外闪烁晶体,通过XRD、XPS和ICP-OES等手段研究了晶体的组分和结构。结果表明,Sm^(2+)成功掺入Cs_(4)EuI_(6)基质,且对基质的晶体结构无明显影响。在紫外和X射线的激发下,晶体主要呈现两个发光中心(Eu^(2+)和Sm^(2+)),发光峰位于450和840 nm左右,分别对应于Eu^(2+)和Sm^(2+)的5d→4f的跃迁发光,紫外激发下的Eu^(2+)和Sm^(2+)的荧光衰减寿命均处于微秒级别。结果表明,随着Sm^(2+)掺杂浓度的增加,发光波长由蓝光逐渐变为近红外光。同时系统研究了不同Sm^(2+)浓度掺杂对晶体发光性能、Eu^(2+)-Sm^(2+)能量传递及荧光寿命的影响,实验结果表明,改变Sm^(2+)掺杂浓度可以调控晶体的发光性能。

敏捷开发的SM4算法FPGA实现与优化

本文使用敏捷开发技术设计并改进了SM4算法,在Xilinx FPGA平台完成了实现和验证。针对SM4算法关键路径长、吞吐量较低的缺点,将32个寄存器构成的寄存器组插入轮函数计算过程作为缓存区,采用流水线的方式缩短关键路径和优化S盒模块结构,从而大幅提升了工作频率和吞吐量,分别达到340 MHz和1.2 Gbit/s。同时采用新型高级硬件描述语言BSV进行开发,大幅降低了设计复杂度。与采用Verilog的设计相比,在硬件开销差距不大的情况下性能提升了40%,复杂度降低了60%;与较早前方案相比,资源开销降低了70%,性能提升了1倍,具有较高的应用价值。

基于国密SM3和SM4算法的SNMPv3安全机制设计与实现

随着网络技术的快速发展以及5G技术的日益普及,接入网络的设备呈指数级增加,网络结构日趋复杂,恶意网络攻击频发。如何安全、高效地管理数量庞大、复杂的网络设备正成为网络管理所面临的新挑战。简单网络管理协议SNMPv3版本相比v1和v2,增加了基于用户安全模型,提供了数据机密性、完整性、防重放等安全服务。但SNMPv3依然存在默认认证算法与加密算法强度不高、密码算法未全面支持国家商密算法标准等问题。文中在分析SNMPv3协议现有安全机制的基础上,针对基于用户安全模型的SNMPv3现存问题提出了优化方案,将SM3和SM4国密算法嵌入SNMPv3安全机制,基于SM3和SM4国密算法为SNMP协议设计了HMAC-SM3-192认证协议和PRIV-CBC-SM4加密协议。在未明显增加响应时间的前提下,提升了SNMP消息传输过程中抵御伪装、信息篡改、信息泄露等安全威胁的能力,实现了SNMP协议安全性方面的优化。

面向物联网的SM4轻量级优化实现

针对物联网芯片中对加密算法低面积、高吞吐率需求的增加,提出了速度优先、面积优先、面积速度权衡的3种SM4轻量级硬件实现方案.面积优先方案中,对线性函数L/L'进行优化实现,减少48位寄存器以及120比特的异或资源的使用;速度优先方案中,引入2个新的S盒,实现线性函数L/L'与查找表S盒的合并,从而避免线性函数L/L'的时延;面积速度权衡方案中,合并S盒线性映射、逆线性映射以及线性函数L/L'为一个函数,将加密计算均映射到复合域中进行,减少一个S盒线性映射时延,进一步提高速度.与目前已有方案进行比较,面积优先方案面积减少约5.5%~44.8%以上,仅2371 GE,功耗仅为0.88 mW,最大频率为324 MHz;速度优先方案面积为3061 GE,最大频率提高约9.8%以上,可达549 MHz,吞吐率为439.2 Mbps.

国密SM4算法CBC模式的高效设计与实现

密码技术是现代信息安全技术产业发展的核心,其中,国密SM4分组密码算法因其硬件实现简单、效率高等优点,已广泛应用于加密传输、加密存储等领域.随着应用领域的不断扩展,对硬件加密效率的需求也随之提高.目前,借助流水线技术,基于ASIC实现的SM4算法在ECB(electronic code book)工作模式下能够达到较高的吞吐量.然而,在CBC(cipher block chaining)模式下,由于相邻的数据存在依赖关系,流水线技术难以提高硬件设计的吞吐率.为解决这一问题,提出了2种逻辑化简方法:一种作用于轮函数迭代过程,另一种作用于S盒置换过程.这2种方法在每一轮迭代的关键路径中均减少了2个异或运算的延时.在TSMC 40 nm工艺下的ASIC综合结果表明,该设计在CBC模式下的吞吐率达到4.2 Gb/s,单位面积吞吐量达129.4 Gb·s^(-1)·mm^(-2),高于已发表的同类设计.

基于寄存器的SM4软件优化实现方法

SM4算法的实现效率是密码算法国产化进程中亟需解决的关键问题,许多学者致力于研究如何提升SM4算法的实现速度.比特切片是目前SM4算法软件实现方法中公认速度较高的一种实现方法,它通过在一次加密运算中并行加密多组明文数据的方式,在处理大批量数据时显著提高了SM4算法的实现速度.使用该方法时,每次加密运算前需一次性将多组数据的相同位加载到CPU的寄存器中,由此会带来CPU寄存器与内存之间数据传输的时间开销.为了减小寄存器一次性加载数据的规模,本文对于比特切片方法中的数据编排方式进行了改进,使得每次CPU执行运算时只加载必要的运算数据,从而减少了内存与寄存器之间的交互操作,进一步提高了用比特切片方法实现SM4时的整体加密效率.采用改进后的比特切片方法实现了SM4算法的64组数据并行加解密,该方法的理论加解密速度可达4.1 cycles/byte,经测试在AMD Ryzen75800H平台上加密速率达到了11162Mb/s.该方法对基于比特切片方法设计的对称加密算法软件优化实现方法具有重要参考价值.

基于RISC V的模块复用SM4密码协处理器的设计

针对当前网络数据量大,同时人们对网络数据保密的重视及需求的提高等问题现状,设计并实现了基于蜂鸟E203开源RISC V处理器的SM4密码协处理器。以蜂鸟E203 MCU平台为基础,通过5条自定义扩展指令在蜂鸟E203上扩展了SM4密码协处理器,用户可通过在软件端编写程序代码调用协处理器核进行数据的加解密,与无扩展指令相比,其吞吐率可达153.75倍。同时研究SM4加解密算法,针对密钥扩展和加解密部分重复的算法采用模块复用实现,以减小电路面积。在UMC 28 nm工艺下,SM4加密核综合后面积为7098.8μm^(2),时钟频率最高可达200 MHz,数据吞吐率可达775.758 Mbit/s。SM4协处理器在时钟频率为100 MHz下数据吞吐率可达150.588 Mbit/s。

一种基于复合域的SM4算法S盒FPGA实现方法研究

SM4算法是一种国产对称密码算法,在SM4算法的FPGA实现中,经常使用8位完全查找表法或者是复合域方法实现,而这两种方法没有综合考虑面积、计算速度等因素,方案设计过程存在缺陷。因此针对该问题本文研究了几种复合域SM4算法S盒FPGA实现方法的优点及实现过程,分析比较了8比特完全查找表方案、复合域+2比特查找表混合方案这两者之间的优缺点,最终提出了复合域+4比特查找表混合方案实现的SM4⁃Sboxilt⁃LJX方案,此方案综合考虑了实现时的面积、计算速度因素,为三种方案中的最优方案。本文在Quartus软件上验证了三种实现方案的资源占用、最大工作频率、S盒运行时间和功耗,综合四个方面分析比较三种方案的优缺点,证明本文提出的SM4⁃Sboxilt⁃LJX方案是三种方案中的最优SM4算法S盒FPGA实现方案。